特許

J-GLOBAL ID：200903050520089457

PLL回路

発明者： 橋本 剛
出願人/特許権者： 松下電器産業株式会社
代理人 (11件)： 前田 弘 ,  竹内 宏 ,  嶋田 高久 ,  竹内 祐二 ,  今江 克実 ,  藤田 篤史 ,  二宮 克也 ,  原田 智雄 ,  井関 勝守 ,  関 啓 ,  杉浦 靖也
公報種別：公開公報
出願番号（国際出願番号）：特願2005-356303
公開番号（公開出願番号）：特開2007-166003
出願日： 2005年12月09日
公開日（公表日）： 2007年06月28日
要約：

【課題】直列接続されたPLL回路について、特にリセット時や電源投入時における異常なクロック信号の発生を抑制する。【解決手段】直列接続された二つのPLL回路(10A,20)からなるPLL回路において、前段のPLL回路(10A)は、出力クロック信号を生成する電圧制御発振器(104)、及び電圧制御発振器(104)に入力される制御電圧が所定の範囲にあるか否かを検出し、当該検出結果を示す検出信号を出力する制御電圧検出回路(106)を備えている。後段のPLL回路(20)は、前段のPLL回路(10A)から出力された検出信号が第1の論理レベルのとき、停止する一方、当該検出信号が第2の論理レベルのとき、動作する。【選択図】図1

請求項（抜粋）：

第1のPLL回路と、前記第1のPLL回路の出力クロック信号を基準クロック信号として受けて動作する第2のPLL回路とを備えたPLL回路であって、 前記第1のPLL回路は、 前記出力クロック信号を生成する電圧制御発振器と、 前記電圧制御発振器に入力される制御電圧が所定の範囲にあるか否かを検出し、当該検出結果を示す検出信号を出力する制御電圧検出回路とを備えたものであり、 前記第2のPLL回路は、前記第1のPLL回路から出力された検出信号が第1の論理レベルのとき、停止する一方、当該検出信号が第2の論理レベルのとき、動作するものである ことを特徴とするPLL回路。

IPC (2件)：

H03L 7/095 ,  H03L 7/22

FI (2件)：

H03L7/08 B ,  H03L7/22

Fターム (15件)：

5J106AA04 ,  5J106BB10 ,  5J106CC01 ,  5J106CC21 ,  5J106CC41 ,  5J106CC52 ,  5J106DD32 ,  5J106DD46 ,  5J106EE03 ,  5J106EE10 ,  5J106FF09 ,  5J106JJ09 ,  5J106KK30 ,  5J106QQ10 ,  5J106RR21

引用特許：

出願人引用 (1件)

• ウオツチドツクタイマ
  公報種別：公開公報   出願番号：特願平3-220542   出願人：富士通株式会社