特許
J-GLOBAL ID：200903050526249120
半導体集積回路の設計方法
発明者：
出願人/特許権者：
代理人 (1件)：
森本 義弘
公報種別：公開公報
出願番号（国際出願番号）：特願2002-183756
公開番号（公開出願番号）：特開2004-030086
出願日： 2002年06月25日
公開日（公表日）： 2004年01月29日
要約：
【課題】IRドロップによる動作障害を引き起こしているクロックバッファに対して、スキュー再調整工程を省くことができる半導体集積回路の設計方法を提供することを目的とする。【解決手段】CTSのバッファ同士がIRドロップの主因になっているとき、枝分かれツリーを構成するツリーずらし、その後ろのバッファを温度ばらつきを吸収する方向でずらして修復するもので、消費電流値のピーク時刻がTz遅くなったときの総電流量の最大値が希望電流量になるズレ時間計算工程(300)と、前記Tzと複数の配線NAnの抵抗成分データと容量成分データを有するレイアウト修正前初段配線情報NAnRC0(302)とに基づいてレイアウト修正後初段配線情報(304)を計算するNA計算工程(303)と、前記素子の出力端子までの区間を伝搬する信号の伝達遅延がTzだけ早くなるために必要な抵抗成分データと容量成分データNB2RCからなるレイアウト修正後次段配線情報NBnRC(306)を計算するNB計算工程(305)とを有する。【選択図】 図3
請求項（抜粋）：
出力端子Soutを有する素子Sと、
入力端子AnINおよび出力端子AnOUTを有する複数の素子An[n=1,2]と、
ノードNODE0と、
前記ノードNODE0と前記出力端子Soutを繋ぐ配線N0と、
前記ノードNODE0と前記入力端子AnINを繋ぐ複数の配線NAnと、
入力端子BnINおよび出力端子BnOUTを有する複数の素子Bn[n=1,2]と、
前記出力端子AnOUTと前記入力端子BnINを繋ぐ複数の配線NBnを有する半導体集積回路において、
前記複数の素子Anで消費される電流量の総和であり、IRドロップ等を原因とした回路動作不良を回避できる希望電流量を入力し、前記複数の素子Anのうちの素子A2が消費する電流値が最大値になる時刻であるピーク時刻が(2*Tz)だけ遅くなったときの前記複数の素子Anの総電流量の最大値が、前記希望電流量になるようなを出力するズレ時間計算工程と、
前記Tzと前記複数の配線NAnの抵抗成分データと容量成分データを有するレイアウト修正前初段配線情報NAnRC0とに基づいて計算できる、前記素子Anのうちの素子A1が前記Tzだけ早く動作する抵抗成分データと容量成分データNA1RCならびに前記素子Anのうちの素子A2が前記Tzだけ遅く動作する抵抗成分データと容量成分データNA2RCとから、前記NA1RCのうちの容量成分と前記NA2RCのうちの容量成分との和が、前記NAnRC0に含まれている容量値の和に等しい場合の抵抗成分データと容量成分データであるレイアウト修正後初段配線情報を計算するNA計算工程と、
前記素子A1の入力端子A1INから前記素子Bnのうちの素子B1の出力端子B1OUTでの区間を伝搬する信号の伝達遅延が前記Tzだけ遅くなるために必要な抵抗成分データと容量成分データNB1RCと、前記素子A2の入力端子A2INから前記素子Bnのうちの素子B2の出力端子B2OUTまでの区間を伝搬する信号の伝達遅延がズレ時間Tzだけ早くなるために必要な抵抗成分データと容量成分データNB2RCからなるレイアウト修正後次段配線情報NBnRCを計算するNB計算工程と
を有する半導体集積回路の設計方法。
IPC (2件)：
FI (3件)：
G06F17/50 658K
, G06F17/50 658V
, H01L21/82 C
5B046AA08
, 5B046BA04
, 5F064BB26
, 5F064DD03
, 5F064DD04
, 5F064DD25
, 5F064EE03
, 5F064EE42
, 5F064EE43
, 5F064EE47
, 5F064EE54
, 5F064FF09
, 5F064FF48
, 5F064HH06
, 5F064HH10
