マルチプロセッサ・システム用のブリッジにおけるメモリ・ページ変更のトラッキング

発明者： , ,
出願人/特許権者：
代理人 (1件)：山川政樹
公報種別：公表公報
出願番号（国際出願番号）：特願2000-555159
公開番号（公開出願番号）：特表2002-518734
出願日： 1999年06月03日
公開日（公表日）： 2002年06月25日
要約：

【要約】マルチプロセッサ・システム用のブリッジは、第1の処理セットのI/Oバスと、第2の処理セットのI/Oバスと、デバイス・バスとに接続するためのバス・インタフェースを含む。ブリッジ制御機構は、デバイス・バス上のデバイスから処理セットのメモリへの直接メモリ・アクセスを許可し、ブリッジへのアクセスに対して第1と第2の処理セット間を第1のスプリット・モードで調停し、第1および第2の処理セットのロックステップ動作を第2の複合モードで監視するように動作可能である。ダーティRAM機構は、処理セット・メモリの複数の領域のそれぞれにダーティ・インジケータ(例えばビット)を規定し、ダーティ・インジケータは、そのメモリ領域がDMAアクセスによって書き込まれたときに所定の値にセットされる。処理セットの一方は、スプリット・モードでプライマリ処理セットとして、そのメモリの内容を他の処理セットにコピーできるように、かつ、対応するダーティ指示がセットされたことによって書込みがあったとダーティRAM機構中で識別された、そのメモリのそれらの領域を再コピーするように動作可能とすることができる。ブリッジ制御機構は、ダーティRAM機構中で識別されたメモリ領域の内容のコピーが完了して、そのように識別された領域がそれ以上ないときに、プライマリ処理セットからの同期化リセット動作に応答して、スプリットモードから複合モードに移行することができる。

請求項（抜粋）：

メモリを含む第1の処理セットのI/Oバスに接続する第1のプロセッサ・バス・インタフェースと、メモリを含む第2の処理セットのI/Oバスに接続する第2のプロセッサ・バス・インタフェースと、デバイス・バスに接続するデバイス・バス・インタフェースと、前記デバイス・バス上の前記デバイスから前記処理セットのメモリへの直接メモリ・アクセスを許可し、ブリッジへのアクセスに対して前記第1と第2の処理セット間を第1のスプリット・モードで調停し、前記第1および第2の処理セットのロックステップ動作を第2の複合モードで監視するように動作可能なブリッジ制御機構と、前記デバイス・バス上の前記デバイスによる直接メモリ・アクセスによって変更されたプロセッサ・セット・メモリの領域を監視するダーティRAM機構とを備えるマルチプロセッサ・システム用のブリッジ。

IPC (2件)：

G06F 11/18 310 , G06F 13/36 310

FI (2件)：

G06F 11/18 310 G , G06F 13/36 310 E

Fターム (8件)：

5B034AA02 , 5B034CC01 , 5B034CC02 , 5B034DD02 , 5B061FF01 , 5B061GG01 , 5B061GG12 , 5B061RR03

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