特許

J-GLOBAL ID：200903050539455462

ゲートアレイ型半導体集積回路装置

発明者： 波田野 勤
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 藤巻 正憲
公報種別：公開公報
出願番号（国際出願番号）：特願平3-215875
公開番号（公開出願番号）：特開平5-036950
出願日： 1991年07月31日
公開日（公表日）： 1993年02月12日
要約：

【要約】【目的】 配線設計後に遅延時間のバラツキを低減することができ、開発期間を短縮することができるゲートアレイ型半導体集積回路装置を提供する。【構成】 Nウェル領域1及びPウェル領域2には基本セルが設けられており、この基本セルへの入力は拡散抵抗領域8を介して行われる。拡散抵抗領域8はそのコンタクト6の相互間隔に応じて抵抗値Rを変更することができる。配線抵抗により基本セルの遅延時間にバラツキが生じた場合に、抵抗拡散領域8の抵抗値Rを変更することにより遅延時間のバラツキが小さくなるように調整する。【効果】 配線設計後に抵抗拡散領域8のコンタクト6の位置を変更することができるので、従来のように回路要素の配置及び配線設計を繰り返し行う場合とは異なって、ゲートアレイ型半導体集積回路装置の開発期間を短縮することができる。

請求項（抜粋）：

半導体基板上に形成された基本セルと、前記半導体基板上に形成されコンタクトの位置に応じてその抵抗値が変更可能の抵抗体とを有し、入力信号は前記抵抗体を介して前記基本セルに入力されることを特徴とするゲートアレイ型半導体集積回路装置。

IPC (2件)：

H01L 27/118 ,  H01L 27/04

引用特許：

審査官引用 (3件)

• 特開平2-046767
  
• 特開平2-122545
  
• 特開平2-087666