特許
J-GLOBAL ID：200903050571442020
平均周波数抽出用デジタルPLL回路
発明者：
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出願人/特許権者：
代理人 (1件)：
井桁 貞一
公報種別：公開公報
出願番号（国際出願番号）：特願平6-038971
公開番号（公開出願番号）：特開平7-250051
出願日： 1994年03月10日
公開日（公表日）： 1995年09月26日
要約：
【要約】【目的】 本発明は低周波ジッタ成分を含まないクロックを供給することができる平均周波数抽出用ディジタルPLL回路を提供することを目的とする。【構成】 固定周波数fOSC の再生クロックを出力し、制御信号に基づき固定周波数の再生クロックが基準クロックfREF の最小周波数fMIN より低い再生クロックfL か、又は最大周波数fMAX より高くなるような再生クロックfH に切替える再生クロック供給手段1と、再生クロックfL , fH と基準クロックfREFを再生クロック周期で位相比較して、再生クロックfL , fH が基準クロックfREF に対して位相進み状態か、位相遅れ状態かを示す2値の検出信号を生成して制御信号として出力する位相比較部30と、検出信号が一方の値をとる回数を所定時間カウントして、カウント値を基準クロックfREF に対応した周波数データを出力するカウンタ40とで構成する。
請求項（抜粋）：
入力する基準クロックの平均周波数を抽出するデジタルPLL回路であって、固定周波数fOSC の再生クロックを出力し、制御信号に基づき該固定周波数の該再生クロックが該基準クロックfREF の最小周波数fMIN より低い再生クロックfL か、又は最大周波数fMAX より高くなるような再生クロックfH に切替える再生クロック供給手段(1)と、該再生クロックfL 、又はfH と基準クロックfREF とを該再生クロック周期で位相比較して、該再生クロックfL 、又はfH が基準クロックfREF に対して位相進み状態か、位相遅れ状態かを示す2値の検出信号を生成して前記制御信号として出力する位相比較器(30)と、前記検出信号が一方の値をとる回数を所定時間カウントして、該カウント値を基準クロックfREF の平均周波数fAVE に対応した周波数データとして出力するカウンタ(40)と、を有することを特徴とする平均周波数抽出用デジタルPLL回路。
IPC (2件)：
FI (2件)：
H04L 7/02 B
, H03L 7/06 B
