特許

J-GLOBAL ID：200903050578271034

半導体装置の製造方法

発明者： 石井 敦司
出願人/特許権者： 株式会社ルネサステクノロジ
代理人 (2件)： 高田 守 ,  高橋 英樹
公報種別：公開公報
出願番号（国際出願番号）：特願2004-356976
公開番号（公開出願番号）：特開2006-165388
出願日： 2004年12月09日
公開日（公表日）： 2006年06月22日
要約：

【課題】 多層配線工程において、低誘電率膜の表面に形成される変質層に起因した埋め込み不良や、リソグラフィの解像不良を抑制する。【解決手段】 シリコン基板1上の低誘電率膜2に下層バリアメタル膜4aおよび下層金属膜5aを埋め込んだ下層配線6を形成した後、プラズマ処理により低誘電率膜2の表面に所定厚さのダメージ層7を形成する。 次に、ダメージ層7を除去して低誘電率膜2の表面に形成された変質層8の改質処理をした後に、ビアホールのエッチングストッパー膜として、第一ライナー膜を形成する。 このように形成することにより、下層配線6の上にビアホールを形成するとき、合わせずれによりビアホールの底部に低誘電率膜2が露出しても、変質層に起因した埋め込み不良や、その後に行うリソグラフィの解像不良を抑制することができる。【選択図】 図5

請求項（抜粋）：

基板上に低誘電率膜を形成する工程と、 前記低誘電率膜に溝を形成する工程と、 前記溝に金属膜を埋め込んだ配線を形成する工程と、 前記配線より外側位置の前記低誘電率膜の表面に所定厚さのダメージ層を形成する工程と、 前記ダメージ層を除去して前記配線より外側位置の前記低誘電率膜の上面を前記配線の上面よりも低くする工程と、 前記配線より外側位置の前記低誘電率膜の表面を改質する低誘電率膜改質工程と、 前記配線上と、前記改質した前記低誘電率膜上とに、第一ライナー膜を形成する工程と、 前記第一ライナー膜を研磨して、前記配線の表面を露出させるとともに前記配線より外側位置の前記低誘電率膜の上に前記第一ライナー膜を残す工程と、 を含むことを特徴とする半導体装置の製造方法。

IPC (2件)：

H01L 21/768 ,  H01L 21/306

FI (2件)：

H01L21/90 A ,  H01L21/306 D

Fターム (40件)：

5F033HH11 ,  5F033HH32 ,  5F033JJ01 ,  5F033JJ11 ,  5F033JJ19 ,  5F033JJ32 ,  5F033JJ33 ,  5F033KK07 ,  5F033KK11 ,  5F033KK18 ,  5F033KK21 ,  5F033KK23 ,  5F033KK32 ,  5F033KK33 ,  5F033MM01 ,  5F033MM02 ,  5F033MM12 ,  5F033MM13 ,  5F033NN06 ,  5F033NN07 ,  5F033PP15 ,  5F033PP16 ,  5F033QQ09 ,  5F033QQ10 ,  5F033QQ19 ,  5F033QQ25 ,  5F033QQ37 ,  5F033QQ48 ,  5F033QQ53 ,  5F033QQ54 ,  5F033QQ74 ,  5F033RR01 ,  5F033RR04 ,  5F033RR06 ,  5F033SS15 ,  5F033SS21 ,  5F033XX34 ,  5F043AA37 ,  5F043BB25 ,  5F043GG03

引用特許：

出願人引用 (1件)

• 半導体装置の製造方法および半導体装置
  公報種別：公開公報   出願番号：特願2001-131941   出願人：株式会社日立製作所