特許
J-GLOBAL ID：200903050598050000
液晶表示装置の製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
柏谷 昭司 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-282694
公開番号（公開出願番号）：特開平6-130405
出願日： 1992年10月21日
公開日（公表日）： 1994年05月13日
要約：
【要約】【目的】 液晶表示装置の製造方法に関し、製造歩留りに対して特に大きな影響を与えているフォト・マスクを用いたパターニング工程の回数を低減させようとする。【構成】 基板1上にゲート電極2とゲート・バス・ライン3を形成し、ゲート絶縁膜4と活性層5とチャネル保護膜6を順に成膜し、チャネル保護膜6をパターニングし、電極コンタクト層7を形成し、電極コンタクト層7と活性層5をアイランド化し、ITO膜とMo膜の積層体を形成し、ソース電極と画素電極とドレイン電極とドレイン・バス・ラインの各パターンをもち且つ画素電極のパターン部分にスリット13Aをもつレジスト膜13を形成してから前記積層体をパターニングしてソース電極8と画素電極11とドレイン電極9とドレイン・バス・ライン10を形成し、Mo膜のみをオーバ・エッチングして画素電極11を表出させる。
請求項（抜粋）：
透明絶縁体基板上に複数の行電極と複数の列電極が形成されて交差し、各交差点ごとに少なくとも薄膜トランジスタ及び画素電極が配設され、各薄膜トランジスタのソース電極は画素電極に、ドレイン電極は列電極に、ゲート電極は行電極にそれぞれ接続されてなる液晶表示装置を製造する方法であって、画素電極材料膜及び金属膜からなる積層体を全面に形成する工程と、次いで、ソース電極及び画素電極が一体化されたパターン及びドレイン電極及びドレイン・バス・ラインが一体化されたパターンをもち且つ画素電極のパターン部分には並列するスリットをもったレジスト膜を形成する工程と、次いで、前記レジスト膜をマスクとして前記金属膜及び画素電極材料膜からなる積層体のパターニングを行なってソース電極及び画素電極及びドレイン電極及びドレイン・バス・ラインを形成する工程と、次いで、前記金属膜のみをオーバ・エッチングして画素電極となるべき画素電極材料膜上の前記スリット間に在る金属膜を除去する工程と、が含まれてなることを特徴とする液晶表示装置の製造方法。
IPC (3件)：
G02F 1/1343
, G02F 1/136 500
, H01L 29/784
