特許
J-GLOBAL ID：200903050651187683
演算増幅器
発明者：
出願人/特許権者：
代理人 (1件)：
京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-190451
公開番号（公開出願番号）：特開平8-056128
出願日： 1994年08月12日
公開日（公表日）： 1996年02月27日
要約：
【要約】【目的】立ち上がり時間/立ち下がり時間を短縮する演算増幅器を実現する。【構成】NチャネルFET13、14、PチャネルFET11、12、定電流源15を含む差動増幅器において、信号入力端子101および102の入力信号電圧により、PチャネルFET16および18のゲート電圧が低下すると、PチャネルFET19のゲート電圧は高くなり、高位側電源端子104からPチャネルFET18を通して信号出力端子103に電流が流れ、出力電圧の電位は速やかに上昇する。他方、PチャネルFET16および18のゲート電圧は高くなると、PチャネルFET19のゲート電圧は低くなり、高位側電源端子104からの電流の供給が遮断され、逆に、PチャネルFET19を介して低位側電源端子105に電流が流れることにより、信号出力端子103の電位は速やかに下降する。これにより、立ち上がり時間/立ち下がり時間が短縮される。
請求項（抜粋）：
第1電極が共通接続され、第2電極が、それぞれ第1および第2の信号入力端子に接続される第1および第2の半導体素子と、一端が第1の電源に接続され、他端が前記第1および第2の半導体素子の第1電極に接続される第1の定電流源と、第2電極および第3電極が前記第1の半導体素子の第3電極に接続され、第1電極が第2の電源に接続される第3の半導体素子と、第1電極が前記第2の電源に接続され、第2電極が前記第3の半導体素子の第2電極および第3電極に接続されて、第3電極が前記第2の半導体素子の第3電極に接続される第4の半導体素子と、第1電極が前記第2の電源に接続され、第2電極が前記第2の半導体素子の第3電極および前記第4の半導体素子の第3電極に接続される第5の半導体素子と、一端が前記第1の電源に接続され、他端が前記第5の半導体素子の第3電極に接続される第2の定電流源と、第1電極が前記第2の電源に接続され、第2電極が前記第2の半導体素子の第3電極および前記第4の半導体素子の第3電極に接続され、第3電極が信号出力端子に接続される第6の半導体素子と、第1電極が前記第6の半導体素子の第3電極および前記信号出力端子に接続され、第2電極が前記第5の半導体素子の第3電極に接続されて、第3電極が前記第1の電源に接続される第7の半導体素子と、を備えて構成されることを特徴とする演算増幅器。
IPC (2件)：
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