特許
J-GLOBAL ID：200903050687191210
半導体装置の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
井桁 貞一
公報種別：公開公報
出願番号（国際出願番号）：特願平3-207772
公開番号（公開出願番号）：特開平5-048100
出願日： 1991年08月20日
公開日（公表日）： 1993年02月26日
要約：
【要約】【目的】 素子形成層の上下に上部ゲート及び下部ゲートが設けられたXMOS構造のFET の製造方法に関し,上部及び下部ゲートとソースドレイン領域とを自己整合で形成できる方法を提供し,XMOS FETの高速化をはかることを目的とする。【構成】 1)下部ゲート形成用膜3上に下部ゲート絶縁膜2を介して素子形成層1を形成し,該素子形成層上に上部ゲート絶縁膜6を介して上部ゲート7を形成し, 該上部ゲートをマスクにして, 該素子形成層を通して下部ゲート形成用膜内に酸素もしくは窒素イオンを注入し,熱処理を行って該下部ゲート形成用膜の該上部ゲートと重なっていない部分に酸化領域3Aを形成するように構成する。2)前記イオン注入の際,前記上部ゲート(7) 上に注入阻止膜(8) を形成するように構成する。
請求項（抜粋）：
素子形成層の上下に上部ゲート及び下部ゲートが設けられたXMOS構造のFET の製造方法であって,下部ゲート形成用膜(3)上に下部ゲート絶縁膜(2) を介して素子形成層(1) を形成し,該素子形成層(1) 上に上部ゲート絶縁膜(6) を介して上部ゲート(7) を形成する工程と,該上部ゲート(7) をマスクにして, 該素子形成層(1) を通して下部ゲート形成用膜(3)内に酸素もしくは窒素イオンを注入し,熱処理を行って該下部ゲート形成用膜の該上部ゲートと重なっていない部分に酸化領域(3A)を形成し,該下部ゲート形成用膜の該上部ゲートと重なっている部分を下部ゲートとする工程と,該上部ゲート(7) に自己整合して該素子形成層(1) に不純物を導入してソース領域(1S)及びドレイン領域(1D)を形成する工程とを有することを特徴とする半導体装置の製造方法。
IPC (2件)：
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