特許
J-GLOBAL ID：200903050696342434
容易にスケールダウンできるインターポリ絶縁物を有するEPROMセル及びその製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
森 浩之
公報種別：公開公報
出願番号（国際出願番号）：特願平5-151414
公開番号（公開出願番号）：特開平6-090008
出願日： 1993年05月27日
公開日（公表日）： 1994年03月29日
要約：
【要約】【目的】 デバイスのスケールダウンには単に幅、深さ、層の厚さ等を減少させるだけでなく集積構造の本質的な電気的性質を保持する必要がある。そのためにO-N-O構造が提案されているが、依然として欠陥がある。本発明はより欠陥の少ないデバイスを提供することを目的とする。【構成】 ポリシリコン層5の表面を窒素雰囲気中900 °Cから1100°Cの温度で15から150 秒間処理してポリシリコンの窒化された表面層を形成しかつその表面に窒化シリコン層を付着させ、水蒸気の存在下900 °Cから1000°Cの温度で、酸化シリコンの絶縁層が5から20nmの厚さを有するように前記窒化シリコンの付着層を酸化して複数層6を形成する。
請求項（抜粋）：
それぞれが絶縁層により重ねられたコントロールゲートから電気的に分離されたポリシリコンの浮動ゲートを有する複数のメモリセルを含んで成る不揮発型でプログラム可能な読出専用メモリの製造方法において、前記浮動ゲートを構成するポリシリコンのパターン化された層の表面を窒素雰囲気中900 °Cから1100°Cの温度で15から150 秒間処理してポリシリコンの窒化された表面層を形成し、前記ポリシリコンの浮動ゲートの前記窒化された表面層上に窒化シリコン層を付着させ、水蒸気の存在下900 °Cから1000°Cの温度で、酸化シリコンの絶縁層が5から20nmの厚さを有する成長するために十分な時間、前記窒化シリコンの付着層の厚さの一部を酸化し、前記浮動ゲート上にコントロールゲートを付着しパターン化することを含んで成り、前記酸化シリコンの絶縁層が各セルの浮動ゲートをコントロールゲートから分離している前記メモリの製造方法。
IPC (4件)：
H01L 29/788
, H01L 29/792
, G11C 16/02
, H01L 27/115
H01L 29/78 371
, G11C 17/00 307 E
, H01L 27/10 434
