特許

J-GLOBAL ID：200903050715153478

IO制御装置

発明者： 後藤 淳一
出願人/特許権者： 富士ゼロックス株式会社
代理人 (1件)： 本庄 富雄 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-057405
公開番号（公開出願番号）：特開平5-225114
出願日： 1992年02月10日
公開日（公表日）： 1993年09月03日
要約：

【要約】【目的】 主記憶装置と入出力制御装置とのDMA期間中でも、共有バスの使用が制限されることなく、IO制御CPUに別のタスクを効率よく実行させ、また、DMAも効率よく実行させること。【構成】 IO制御CPU1と、IO制御CPU1の制御プログラムの保存やプログラム実行時のメモリとして使われるローカル・メモリ2とを結ぶ第1共有バス7を設ける。また、入出力制御装置51 〜5n と、ホスト・プロセッサの主記憶装置4とを結ぶ第2共有バス8を設ける。両バス間には、バス制御装置6を設ける。そして、IO制御CPU1が主記憶装置4や入出力制御装置51 〜5n にアクセスする時は、上記第1共有バス7と第2共有バス8との間を接続し、主記憶装置4と入出力制御装置51 〜5n との間でDMAを行う時は、第1共有バス7と第2共有バス8との間を分離する。

請求項（抜粋）：

IO制御CPUと、IO制御CPUの制御プログラムの保存やプログラム実行時のメモリとして使われるローカル・メモリと、上記IO制御CPUとローカル・メモリとを結ぶ第1共有バスと、入出力制御装置と、主記憶装置と、上記入出力制御装置と主記憶装置とを結ぶ第2共有バスと、上記IO制御CPUが上記第2共有バス上の入出力制御装置や主記憶装置にアクセスする時は上記第1共有バスと第2共有バスとの間を接続し、上記第2共有バス上の入出力制御装置と主記憶装置との間でDMAを行う時は、上記第1共有バスと第2共有バスとの間を分離するバス制御装置とを有することを特徴とするIO制御装置。

IPC (2件)：

G06F 13/12 330 ,  G06F 13/28 310