特許
J-GLOBAL ID：200903050720697125
トレンチゲート付き半導体装置
発明者：
出願人/特許権者：
代理人 (1件)：
鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-276830
公開番号（公開出願番号）：特開2001-102574
出願日： 1999年09月29日
公開日（公表日）： 2001年04月13日
要約：
【要約】【課題】チャネル抵抗の低いMOSFET構造を含む半導体装置を提供する。【解決手段】nチャネルMOSFETは、半導体層1の表面に形成されたp型ウエル層(ベース層)2とn型ドリフト層3とを有する。p型ウエル層2の表面にn+ 型ソース層4が形成され、n型ドリフト層3の表面にn+ 型ドレイン層6が形成される。n+ ソース層4からp型ウエル層2を通してn型ドリフト層3に至るように半導体層1の表面に複数のトレンチ9が形成される。トレンチ9内及びその近傍にはゲート酸化膜10を介してゲート電極11が配設される。ゲート電極11のトレンチ9内に埋め込まれた電極部分11aは、n+ ソース層4側の端部に、ソース層4よりも深い凹部13を有する。凹部13の周囲でトレンチ9の周面に沿ってn+ ソース層4から延在するように、深いn+ 拡散層14が形成される。
請求項（抜粋）：
半導体層と、前記半導体層の表面に選択的に形成された第1導電型の第1領域と、前記第1領域にコンタクトするように配設された第1電極と、前記半導体層の表面に選択的に形成された第2導電型のウエル層と、前記第1領域に接触しないように前記ウエル層の表面に選択的に形成された第1導電型の第2領域と、前記第2領域にコンタクトするように配設された第2電極と、前記第2領域から前記ウエル層を通して前記第1領域に至るように前記半導体層の表面に形成されたトレンチと、前記トレンチ内にゲート絶縁膜を介して配設された埋め込み電極部分を有するゲート電極と、を具備し、前記埋め込み電極部分は、前記第2領域側の端部に凹部を有し、前記第2領域は、前記第2電極と前記トレンチとの間に延在する第1部分と、前記凹部の周囲で前記トレンチの周面に沿って前記第1部分から延在するように形成された前記第1部分より深い第2部分とを具備することを特徴とするトレンチゲート付き半導体装置。
FI (2件)：
H01L 29/78 301 V
, H01L 29/78 301 D
5F040DA06
, 5F040DA22
, 5F040DC01
, 5F040EB01
, 5F040EC07
, 5F040EC19
, 5F040EC20
, 5F040EE02
, 5F040EE04
, 5F040EE05
, 5F040EF01
, 5F040EF02
, 5F040EF18
, 5F040EK01
, 5F040EM01
, 5F040EM06
, 5F040FC13
