特許
J-GLOBAL ID：200903050755886087
半導体装置
発明者：
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出願人/特許権者：
代理人 (1件)：
高田 守 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-263048
公開番号（公開出願番号）：特開平11-103205
出願日： 1997年09月29日
公開日（公表日）： 1999年04月13日
要約：
【要約】【課題】 FETの複数の入力パッドからFETに対して並列抵抗として働く安定化回路の抵抗体までの経路長を一定として、FETを均等動作させる半導体装置を得る。【解決手段】 入力整合回路を構成する入力線路のマイクロストリップ線路パターン上のFET側に、上記FETに対し並列抵抗として働く薄膜抵抗体を上記入力線路パターンと等幅に設け、この薄膜抵抗体の入力線路方向の両端部の入力線路パターンを電極部とし、上記FETの複数の入力パッドと、上記入力線路パターン上の上記薄膜抵抗体の反FET側の電極部との間に複数のワイヤ配線を上記薄膜抵抗体の真上を渡して、それぞれ平行に設け、上記入力線路線路パターンのFET側端の両側近傍に片側接地のキャパシタを設け、そのキャパシタの反接地側電極と上記薄膜抵抗体のFET側端の電極部との間にワイヤ配線を設ける。
請求項（抜粋）：
高周波高出力トランジスタの複数の入力パッドと入力整合回路との間に安定化回路を有する半導体装置において、上記安定化回路として、上記入力整合回路を構成する入力線路のマイクロストリップ線路パターン上のトランジスタ側に、上記トランジスタに対し並列抵抗として働く薄膜抵抗体を上記マイクロストリップ線路パターンと等幅に設け、この薄膜抵抗体の入力線路方向の両端部のマイクロストリップ線路パターンを電極部とし、上記トランジスタの複数の入力パッドと、上記入力線路パターン上の上記薄膜抵抗体の反トランジスタ側の電極部との間に複数のワイヤ配線を上記複数の薄膜抵抗体の真上を渡して、それぞれ平行に設け、上記入力線路のマイクロストリップ線路パターンのトランジスタ側端の両側近傍に片側接地のキャパシタを設け、そのキャパシタの反接地側電極と上記薄膜抵抗体のトランジスタ側端の電極部との間にワイヤ配線を設け、上記薄膜抵抗体と上記キャパシタの直列回路が上記トランジスタに対し並列に接続される安定化回路を構成することを特徴とする半導体装置。
IPC (3件)：
H01P 5/08
, H03F 3/60
, H03F 3/68
H01P 5/08
, H03F 3/60
, H03F 3/68 B
