特許

J-GLOBAL ID：200903050801303881

半導体記憶装置

発明者： 野村 摂 ,  仲家 睦哉
出願人/特許権者： 富士通株式会社 ,  富士通ヴイエルエスアイ株式会社
代理人 (1件)： 恩田 博宣
公報種別：公開公報
出願番号（国際出願番号）：特願平3-303644
公開番号（公開出願番号）：特開平5-144269
出願日： 1991年11月19日
公開日（公表日）： 1993年06月11日
要約：

【要約】【目的】半導体記憶装置に関し、簡単な構成でSTRAMの高速化を図ることを目的とする。【構成】基本クロックCLOCKに基き順次遅延した第1〜第4クロックA〜Dを出力する同期信号生成回路9と、デコーダ回路部1の前段に設けられ第1クロックAに応答して動作する入力レジスタ回路2と、デコーダ回路部1とメモリセルアレイ回路部4との間に設けられ第2クロックBに応答して入力レジスタ回路2より遅れて動作する選択レジスタ回路3と、メインセンスアンプ回路部5に設けられ第3クロックCに応答して選択レジスタ回路3より遅れて動作しメインセンスアンプ回路部5を活性化させる駆動レジスタ回路6と、メインセンスアンプ回路部5とデータ出力回路部8との間に設けられ第4クロックDに応答してメインセンスアンプ回路部5より遅れて動作しメインセンスアンプ回路部5から出力されるデータを保持する出力レジスタ回路7とを備えた。

請求項（抜粋）：

アドレスデータを入力するアドレスデコーダ回路部(1)と、そのデコーダ回路部(1)にて所定のメモリセルが選択されるメモリセルアレイ回路部(4)と、選択された前記メモリセルのデータを増幅するメインセンスアンプ回路部(5)と、メインセンスアンプ回路部(5)にて増幅されたデータを出力するデータ出力回路部(8)とからなる半導体記憶装置において、基本クロック信号(CLOCK)に基づいて生成されそれぞれ順次遅延して出力される第1〜第4クロック信号(A〜D)を出力する同期信号生成回路(9)と、前記アドレスデコーダ回路部(1)の前段に設けられ、第1クロック信号(A)に応答して動作しアドレスデータを保持する入力レジスタ回路(2)と、前記デコーダ回路部(1)と前記メモリセルアレイ回路部(4)との間に設けられ、第2クロック信号(B)に応答して前記入力レジスタ回路(2)より遅れて動作し選択信号を保持する選択レジスタ回路(3)と、前記メインセンスアンプ回路部(5)に設けられ、第3クロック信号(C)に応答して前記選択レジスタ回路(3)より遅れて動作しメインセンスアンプ回路部(5)を活性化させる駆動レジスタ回路(6)と、前記メインセンスアンプ回路部(5)とデータ出力回路部(8)との間に設けられ、第4クロック信号(D)に応答してメインセンスアンプ回路部(5)より遅れて動作しメインセンスアンプ回路部(5)から出力されるデータを保持する出力レジスタ回路(7)とを備えたことを特徴とする半導体記憶装置。

引用特許：

審査官引用 (4件)

• 特開平2-116088
  
• 特開平2-166696
  
• 特開平1-137489
  
• 特開平2-172097