特許
J-GLOBAL ID：200903050802112230
インタフェース回路及び半導体集積回路
発明者：
出願人/特許権者：
代理人 (5件)：
吉武 賢次
, 橘谷 英俊
, 佐藤 泰和
, 吉元 弘
, 川崎 康
公報種別：公開公報
出願番号（国際出願番号）：特願2002-204634
公開番号（公開出願番号）：特開2004-046639
出願日： 2002年07月12日
公開日（公表日）： 2004年02月12日
要約：
【課題】シリアルデータバスとパラレルデータバスとの間の送受信に用いられるFIFOにおいて語数に無駄が生じるのを防止し、コスト低減に寄与する。【解決手段】一つのFIFOメモリ1を送信FIFO2と受信FIFO3のそれぞれの語数をシステムの仕様に応じて割り振る。送信FIFO2の語数はレジスタ17、18に格納された上限アドレス、下限アドレスにより設定され、受信FIFO3の語数はレジスタ19、20に格納された上限アドレス、下限アドレスにより設定される。これにより、外部のシステムとの間の送受信の転送レートに相違がある場合にも、送信FIFO2と受信FIFO3のそれぞれの語数に無駄が生じることが無く、使用効率が向上する。【選択図】 図1
請求項（抜粋）：
外部シリアルバスと内部パラレルバスとの間に設けられたインタフェース回路において、
前記内部パラレルバスから与えられ前記外部シリアルバスへ送信するデータを格納するための送信データ用メモリ領域と、前記外部シリアルバスから与えられ前記内部パラレルバスへ受信するデータを格納するための受信データ用メモリ領域とを有するFIFOメモリと、
前記FIFOメモリにおける前記送信データ用メモリ領域の語数と前記受信データ用メモリ領域の語数とを設定するレジスタと、
を備え、
前記FIFOメモリにおける前記送信データ用メモリ領域の語数と前記受信データ用メモリ領域の語数とが可変であることを特徴とするインタフェース回路。
IPC (2件)：
FI (2件)：
G06F13/38 310D
, G06F5/06 C
