特許

J-GLOBAL ID：200903050831409072

半導体集積回路装置

発明者： 大竹 誠治
出願人/特許権者： 三洋電機株式会社
代理人 (1件)： 岡田 敬
公報種別：公開公報
出願番号（国際出願番号）：特願平8-068386
公開番号（公開出願番号）：特開平9-260520
出願日： 1996年03月25日
公開日（公表日）： 1997年10月03日
要約：

【要約】【課題】 空乏層が突出する部分のN+埋め込み層を部分的に除去することによって、DMOS素子の耐圧を向上する。【解決手段】 基板21上に形成したエピタキシャル層222を分離して複数の島領域を形成し、エピタキシャル層表面にボディ部30aとチャンネル部30bとを有するP型拡散領域30を形成する。P型拡散領域30の表面にN+型ソース領域31を形成し、チャンネル部30b上にポリシリコンゲート電極32を形成してDMOS素子とする。基板21上に埋め込み形成したN+型埋め込み層のうち、P型拡散領域30のボディ部分30aに対応する部分を部分的に除去する。

請求項（抜粋）：

一導電型の半導体基板と、前記半導体基板の上に形成した逆導電型のエピタキシャル層と、前記エピタキシヤル層を貫通して複数の島領域を形成する一導電型の分離領域と、前記半導体基板と前記エピタキシャル層との間に埋め込み形成した逆導電型の埋め込み層と、前記島領域の表面に形成した、拡散深さが深いボディ部分と拡散深さが浅いチャンネル部分とからなる一導電型の半導体領域と、前記一導電型の半導体領域の表面に形成した逆導電型のソース領域と、前記チャンネル部の上にゲート絶縁膜を介して形成したゲート電極とを具備し、前記一導電型の半導体領域のボディ部分に対応する領域の前記埋め込み層を部分的に除去したことを特徴とする半導体集積回路装置。

IPC (3件)：

H01L 21/8249 ,  H01L 27/06 ,  H01L 29/78

FI (2件)：

H01L 27/06 321 Z ,  H01L 29/78 652 G