高速クロック信号に対応した入力バッファ回路、集積回路装置、半導体記憶装置、及び集積回路システム

発明者：
出願人/特許権者：
代理人 (1件)：伊東忠彦
公報種別：公開公報
出願番号（国際出願番号）：特願平8-179550
公開番号（公開出願番号）：特開平10-028041
出願日： 1996年07月09日
公開日（公表日）： 1998年01月27日
要約：

【要約】【課題】本発明は、高周波数のクロック入力に対応できる入力バッファ回路を提供することを目的とする。【解決手段】入力バッファ回路は、第1の入力信号の立ち上がりエッジを検出して出力信号に第1の変化をもたらす第1のアンプと、第1の入力信号の立ち下がりエッジを検出して出力信号に第2の変化をもたらす第2のアンプと、出力信号を第1のアンプと第2のアンプにフィードバックするフィードバック経路を含む。フィードバック信号によって、第1の変化のタイミングが第1のアンプのみに依存するように第2のアンプの動作を制御し、第2の変化のタイミングが第2のアンプのみに依存するように第1のアンプの動作を制御する

請求項（抜粋）：

第1の入力信号の立ち上がりエッジを検出して出力信号に第1の変化をもたらす第1のアンプと、該第1の入力信号の立ち下がりエッジを検出して該出力信号に第2の変化をもたらす第2のアンプと、該出力信号を該第1のアンプと該第2のアンプにフィードバックするフィードバック経路を含み、該フィードバック信号によって該第1の変化のタイミングが該第1のアンプのみに依存するように該第2のアンプの動作を制御し該第2の変化のタイミングが該第2のアンプのみに依存するように該第1のアンプの動作を制御するように構成されていることを特徴とする入力バッファ回路。

IPC (3件)：

H03K 19/0175 , G06F 1/12 , H03K 5/00

FI (4件)：

H03K 19/00 101 K , G06F 1/04 340 D , H03K 5/00 , H03K 19/00 101 N

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