特許

J-GLOBAL ID：200903050863544508

半導体記憶装置

発明者： 青山 聡 ,  千ヶ崎 英夫 ,  ▲斎▼木 陽造
出願人/特許権者： 株式会社日立製作所 ,  日立デバイスエンジニアリング株式会社
代理人 (1件)： 玉村 静世
公報種別：公開公報
出願番号（国際出願番号）：特願2000-055927
公開番号（公開出願番号）：特開2001-243773
出願日： 2000年02月28日
公開日（公表日）： 2001年09月07日
要約：

【要約】【課題】 ボード実装後の外部の負荷情報を考慮することによりデータストローブ信号のタイミングの精度向上を図るための技術を提供することにある。【解決手段】 ダミー遅延手段(41〜45)からの出力信号と、データストローブ信号生成手段(213)の出力端子から見たチップ外部の負荷情報を持つ信号との位相を比較し、この位相比較結果に基づいて第2可変遅延手段(46)での遅延量を調整することにより、データストローブ信号生成手段の出力端子から見たチップ外部の負荷情報を回路に反映し、それによってデータストローブ信号のタイミングの精度向上を図る。

請求項（抜粋）：

複数のメモリセルがアレイ状に配列されて成るメモリセルアレイと、入力されたクロック信号の遅延量を調整可能な第1可変遅延手段と、上記第1可変遅延手段の出力信号に基づいて、上記メモリセルアレイからの読み出しデータの有効性を示すデータストローブ信号を生成するためのデータストローブ信号生成手段と、上記データストローブ信号生成回路に対応して設けられたダミー遅延手段と、上記第1可変遅延手段に入力されるクロック信号と、上記ダミー遅延手段の出力信号との位相比較を行う第1比較手段と、上記第1比較手段の位相比較結果に基づいて上記第1可変遅延手段での遅延量を調整するための第1調整手段と、上記ダミー遅延手段からの出力信号の遅延量を調整可能な第2可変遅延手段と、上記ダミー遅延手段からの出力信号と、上記データストローブ信号生成手段の出力端子から見たチップ外部の負荷情報を持つ信号との位相を比較するための第2比較手段と、上記第2比較手段の比較結果に基づいて上記第2可変遅延手段での遅延量を調整するための第2調整手段と、を含んで成ることを特徴とする半導体記憶装置。

FI (2件)：

G11C 11/34 362 S ,  G11C 11/34 354 C

Fターム (6件)：

5B024AA15 ,  5B024BA21 ,  5B024BA23 ,  5B024BA29 ,  5B024CA11 ,  5B024CA16