特許
J-GLOBAL ID：200903050866053904
半導体リレー回路
発明者：
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出願人/特許権者：
代理人 (1件)：
倉田 政彦
公報種別：公開公報
出願番号（国際出願番号）：特願平4-150961
公開番号（公開出願番号）：特開平5-343972
出願日： 1992年06月10日
公開日（公表日）： 1993年12月24日
要約：
【要約】【目的】光結合によるアイソレーションを用いた半導体リレー回路において、過大な負荷電流が流れないように負荷電流制限機能を付加する。【構成】入力側の発光ダイオード1からの光信号により光起電力ダイオードアレイ2に発生する光起電力を第1及び第2の抵抗3,7を介してデプレッション型の出力用FET4のゲート・ソース間に印加し、第1の抵抗3の両端に発生する電圧により高インピーダンス状態にバイアスされる制御用FET5を第2の抵抗7を介して出力用FET4のゲート・ソース間に接続した。【効果】負荷電流が或る電流以上になると、抵抗7の両端に生じる電圧により出力用FET4のゲート・ソース間電圧を変化させて、出力用FET4のインピーダンスを高くでき、過大な負荷電流を制限できる。
請求項（抜粋）：
入力信号に応答して光信号を発生する発光ダイオードと、発光ダイオードの光信号を受光するように配置された光起電力ダイオードアレイと、光起電力ダイオードアレイの両端にそれぞれ直列に接続された第1及び第2の抵抗と、光起電力ダイオードアレイの光起電力を第1及び第2の抵抗を介してゲート・ソース間に印加されてドレイン・ソース間の導通状態と非導通状態とが切り替わる出力用FETと、光起電力ダイオードアレイによる光起電力の発生時に第1の抵抗の両端に生じる電圧により高インピーダンス状態にバイアスされ、無バイアス時には低インピーダンス状態に変化して出力用FETのゲート・ソース間に蓄積された電荷を第2の抵抗を介して放電させるための制御用FETとを備えることを特徴とする半導体リレー回路。
IPC (2件)：
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