特許

J-GLOBAL ID：200903050867418019

データアクセス制御装置および方法

発明者： 井上 光司 ,  藤堂 博文 ,  重信 正大
出願人/特許権者： ソニー株式会社
代理人 (1件)： 稲本 義雄
公報種別：公開公報
出願番号（国際出願番号）：特願平8-279272
公開番号（公開出願番号）：特開平10-124995
出願日： 1996年10月22日
公開日（公表日）： 1998年05月15日
要約：

【要約】【課題】 複数種類の処理でSRAMを効率的に共用する。【解決手段】 再生時において、SRAMが記憶する2つのECCブロック、ECCブロックA(ECC_BLOCK_A)とECCブロックB(ECC_BLOCK_B)のうち、復調器からのECCブロックAの書き込みと、ECCブロックBのECC処理とを同時に開始し、ECC処理が終了すると、ECCブロックBの外部への出力を開始し、復調器からのECCブロックAの書き込みが終了すると、ECC処理を開始するとともに、復調器からのECCブロックBの書き込みを開始する。

請求項（抜粋）：

データを記憶する記憶手段と、複数種類の処理に対応して、前記記憶手段にアクセスするための複数のアドレスを発生するアドレス発生手段と、前記アドレスを時分割で切り換えて前記記憶手段に供給するアドレス供給手段とを備え、前記記憶手段に対して、前記アドレス供給手段より時分割で供給されるアドレスに対するデータの読み出しおよび書き込みが行われ、前記アドレス発生手段は、前記複数種類の処理の所定のものによる前記記憶手段の所定のアドレスからのデータの読み出しが、前記複数種類の処理の他の所定のものによる前記記憶手段の前記アドレスへの他のデータの書き込みより所定の時間だけ早く行われるように、複数の前記アドレスを発生することを特徴とするデータアクセス制御装置。

IPC (3件)：

G11B 20/10 ,  G11B 20/18 536 ,  G11B 20/18 544

FI (3件)：

G11B 20/10 A ,  G11B 20/18 536 A ,  G11B 20/18 544 A