特許

J-GLOBAL ID：200903050884181405

半導体記憶装置

発明者： 稲場 恒夫 ,  向井 秀夫
出願人/特許権者： 株式会社東芝
代理人 (2件)： 伊丹 勝 ,  田村 和彦
公報種別：公開公報
出願番号（国際出願番号）：特願2008-068422
公開番号（公開出願番号）：特開2009-224610
出願日： 2008年03月17日
公開日（公表日）： 2009年10月01日
要約：

【課題】配線コンタクトの配置領域を削減し、チップ面積を縮小する。【解決手段】半導体基板と、前記半導体基板上に形成されて、複数の第1の配線、これら複数の第1の配線と交差する複数の第2の配線、並びに前記第1及び第2の配線の交差部で両配線間に接続されたメモリセルを有するセルアレイからなるセルアレイ層を複数積層したメモリブロックと、前記各セルアレイの前記第1の配線と前記半導体基板とをそれぞれ接続する、前記セルアレイ層の積層方向に延びる複数の配線コンタクトとを備え、所定の前記セルアレイ層は、これよりも前記半導体基板に近い下層の前記セルアレイ層よりも、前記第1の配線の分割数及び接続される配線コンタクト数が少ない。【選択図】図6

請求項（抜粋）：

半導体基板と、 前記半導体基板上に形成されて、複数の第1の配線、これら複数の第1の配線と交差する複数の第2の配線、並びに前記第1及び第2の配線の交差部で両配線間に接続されたメモリセルを有するセルアレイからなるセルアレイ層を複数積層したメモリブロックと、 前記各セルアレイの前記第1の配線と前記半導体基板上に形成された拡散層領域とをそれぞれ接続する、前記セルアレイ層の積層方向に延びる複数の配線コンタクトと、 を備え、 所定の前記セルアレイ層は、これよりも前記半導体基板に近い下層の前記セルアレイ層よりも、前記第1の配線の分割数及び接続される配線コンタクト数が少ない ことを特徴とする半導体記憶装置。

IPC (5件)：

H01L 27/10 ,  H01L 27/105 ,  H01L 45/00 ,  H01L 49/00 ,  H01L 21/768

FI (6件)：

H01L27/10 451 ,  H01L27/10 448 ,  H01L45/00 A ,  H01L45/00 Z ,  H01L49/00 Z ,  H01L21/90 A

Fターム (24件)：

5F033HH00 ,  5F033JJ00 ,  5F033KK00 ,  5F033UU05 ,  5F033VV16 ,  5F083FZ10 ,  5F083GA01 ,  5F083GA09 ,  5F083GA10 ,  5F083JA35 ,  5F083JA36 ,  5F083JA38 ,  5F083JA39 ,  5F083JA40 ,  5F083JA43 ,  5F083JA44 ,  5F083JA45 ,  5F083KA05 ,  5F083LA28 ,  5F083MA06 ,  5F083MA16 ,  5F083MA19 ,  5F083MA20 ,  5F083ZA21

引用特許：

出願人引用 (1件)

• ユニバーサルメモリ素子を使用するシステムを有するユニバーサルメモリ素子と、同メモリ素子を読み取り、書き込み、またプログラムするための装置と方法
  公報種別：公表公報   出願番号：特願2000-611284   出願人：エナージーコンバーションデバイセスインコーポレイテッド