特許

J-GLOBAL ID：200903050909653587

半導体記憶装置及びその製造方法

発明者： 野呂 文彦
出願人/特許権者： 松下電子工業株式会社
代理人 (1件)： 前田 弘 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-192621
公開番号（公開出願番号）：特開2000-031302
出願日： 1998年07月08日
公開日（公表日）： 2000年01月28日
要約：

【要約】【課題】 基板側にビット線として機能する領域を有し埋め込み素子分離方式を採用したフローティングゲート型半導体記憶装置の超微細化を実現する。【解決手段】 Si基板1には、ソース・ドレイン領域及びビット線として機能する埋め込み導体膜2及び拡散層3と、埋め込み分離絶縁膜7とが設けられている。基板上には、ゲート絶縁膜4と、フローティングゲート電極5と、容量絶縁膜8と、コントロールゲート電極6と、ゲート上絶縁膜11と、側壁絶縁膜12と、トンネル絶縁膜10と、消去ゲート電極9とが設けられている。埋め込み分離絶縁膜7と埋め込み導体膜2との交差部では、埋め込み分離絶縁膜7の方が深い。両部材の機能を保持しながら、埋め込み分離絶縁膜7を島状でなく線状に形成することができ、分離用溝を形成する際のフォトリソグラフィーの分解能の向上により、メモリセル部を超微細に形成することができる。

請求項（抜粋）：

半導体基板の主面上に順次設けられたゲート絶縁膜,フローティングゲート電極,容量絶縁膜及びコントロールゲート電極を有するメモリセルをアレイ状に配置してなる半導体記憶装置であって、上記半導体基板の主面側において一方向に延び、上記各メモリセル間を分離するための複数の線状の埋め込み分離絶縁膜と、上記半導体基板の主面側において上記埋め込み分離絶縁膜と交差する方向に延び、上記各メモリセルのソース・ドレイン領域及びビット線として機能する複数の埋め込み導体膜とを備え、上記埋め込み分離絶縁膜は、上記埋め込み導体膜と交差する部分で上記埋め込み導体膜よりも深く設けられていることを特徴とする半導体記憶装置。

IPC (4件)：

H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792 ,  H01L 27/115

FI (2件)：

H01L 29/78 371 ,  H01L 27/10 434

Fターム (30件)：

5F001AA02 ,  5F001AA09 ,  5F001AA22 ,  5F001AA23 ,  5F001AA25 ,  5F001AA26 ,  5F001AA64 ,  5F001AB03 ,  5F001AB07 ,  5F001AD15 ,  5F001AD60 ,  5F001AE08 ,  5F001AG07 ,  5F001AG10 ,  5F083EP13 ,  5F083EP25 ,  5F083EP30 ,  5F083EP42 ,  5F083EP62 ,  5F083ER18 ,  5F083ER21 ,  5F083GA02 ,  5F083GA09 ,  5F083JA39 ,  5F083KA07 ,  5F083KA08 ,  5F083NA01 ,  5F083PR03 ,  5F083PR09 ,  5F083PR29