特許

J-GLOBAL ID：200903050914857905

メモリセル装置およびその製造方法

発明者： フランツ ホフマン ,  ヨーゼフ ヴィラー ,  ハンス ライジンガー ,  パウル-ヴェルナー フォン バッセ ,  ヴォルフガング クラウトシュナイダー
出願人/特許権者： シーメンス アクチエンゲゼルシヤフト
代理人 (1件)： 矢野 敏雄 (外3名)
公報種別：公表公報
出願番号（国際出願番号）：特願平10-527168
公開番号（公開出願番号）：特表2001-506410
出願日： 1997年11月20日
公開日（公表日）： 2001年05月15日
要約：

【要約】半導体基板(21)に複数の相互に絶縁されたメモリセルラインが配置されており、これらメモリセルラインはそれぞれ1つの第1のドープ領域(D1’)と第2のドープ領域(D2’)を有し、これらデープ領域の間にゲート誘電体(29,32)と複数のゲート電極(WL1’、WL2’)とが配置されており、前記ゲート誘電体は電荷担体付着箇所を備えた物質を含んでいる。隣接するゲート電極(WL1’,WL2’)の間隔はゲート電極(WL1’、Wl2’)の寸法よりも小さい。情報は、電荷担体をゲート誘電体(29,32)に注入することにより記憶される。ゲート電極8WL1’、WL2’)は有利にはスペーサ技術によって作製される。

請求項（抜粋）：

半導体基板(11)に複数のメモリセルラインが配置されており、 隣接するメモリセルラインは相互に絶縁されており、 メモリセルラインは、それぞれ第1のドープ領域(D1)と第2のドープ領域(D2)を有し、それらドープ領域の間では、半導体基板(11)の主面にゲート誘電体(15,18)と複数の並置されたゲート電極8WL1,WL2)が配置されており、 前記ゲート誘電体は、電荷担体付着箇所を備えた材料を含み、 隣接するゲート電極(WL1,WL2)の間隔は、第1のドープ領域(D1)と第2のドープ領域(D2)との間の接続ラインに対して平行なゲート電極(WL1,WL2)の寸法よりも小さい、ことを特徴とするメモリセル装置。

IPC (4件)：

H01L 21/8247 ,  H01L 27/115 ,  H01L 29/788 ,  H01L 29/792

FI (2件)：

H01L 29/78 371 ,  H01L 27/10 434