特許

J-GLOBAL ID：200903050924179000

半導体パッケージおよびその製造方法

発明者： 荒木 健次
出願人/特許権者： ソニー株式会社
公報種別：公開公報
出願番号（国際出願番号）：特願平10-027099
公開番号（公開出願番号）：特開平11-204688
出願日： 1998年02月09日
公開日（公表日）： 1999年07月30日
要約：

【要約】【課題】 BGA用中継基板と半導体チップ10とを接続するボンディングワイヤの長さに起因する寄生インダクタンスを低減し、CMOS回路の電源/グランド・バウンスを抑制する。【解決手段】 半導体チップ10の電極配列面にチップ上導体膜12を設け、数あるチップ上電極11の中から電源信号電極→チップ/導体膜間ワイヤ13→チップ上導体膜12→チップ/PP間ワイヤ14→電源プレーン(PP)2pの経路で最短距離の電源接続を行い、またグランド信号電極→チップ/GP間ワイヤ15→グランドプレーン(GP)2gの経路で最短距離のグランド接続を行う。残りの一般信号電極は、半導体チップ10から遠方領域にある一般信号線2s1へワイヤボンディングにより接続する。

請求項（抜粋）：

半導体チップを実装するための複数の導体パターンが形成されたチップ載置面を一方の主面とする中継基板と、前記複数の導体パターンの中の第1の電源プレーン上に、チップ上電極が配列された電極配列面を上向きにして接着される半導体チップと、前記チップ上電極と前記導体パターンとを電気的に接続する接続手段とを有する半導体パッケージであって、前記導体パターンの一部は前記半導体チップの外周の至近に接続部を有し、該接続部とこれに対応するチップ上電極とが前記接続手段により最短距離にて接続されていることを特徴とする半導体パッケージ。

FI (3件)：

H01L 23/12 L ,  H01L 23/12 W ,  H01L 23/12 E