特許
J-GLOBAL ID：200903050925677640
半導体装置およびその製造方法
発明者：
,
出願人/特許権者：
代理人 (1件)：
滝本 智之 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-147078
公開番号（公開出願番号）：特開平11-340454
出願日： 1998年05月28日
公開日（公表日）： 1999年12月10日
要約：
【要約】【課題】 オン抵抗の小さいDMOSの構造、およびその製造方法を提供することを目的とする。【解決手段】 低濃度N型の半導体層1上の第1の絶縁膜10の所定領域を開口し、その開口内にゲート電極6を形成して、ゲート電極6をマスクに中濃度N型のドレインオフセット領域9と、中濃度P型のボディ領域2を形成することによって、半導体層1に比べて不純物濃度の高いドレインオフセット領域をボディ領域2に近接して形成し、オン抵抗を小さくする。その後の工程で、ゲート電極6をマスクにソース領域3を形成し、ソース領域3とボディ領域2を金属電極8で接続した構成である。
請求項（抜粋）：
一主面に低濃度一導電型不純物の半導体層を有した半導体基板と、前記半導体層内に深く拡散された中濃度逆導電型不純物のボディ領域と、前記ボディ領域内に浅く拡散された高濃度一導電型不純物のソース領域と、前記ソース領域から離間し且つ前記ボディ領域に接して前記半導体層内に深く拡散された中濃度一導電型不純物のドレインオフセット領域と、前記ドレインオフセット領域内に浅く拡散された高濃度一導電型不純物のドレインコンタクト領域と、前記ソース領域と前記ドレインオフセット領域との間の領域上を覆うように形成されたゲート電極とを具備し、前記ソース領域と前記ボディ領域とを結線した半導体装置。
引用特許：
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