半導体装置及びその製造方法

発明者： , , , ,
出願人/特許権者：
代理人 (1件)：前田弘 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-189133
公開番号（公開出願番号）：特開平9-036134
出願日： 1995年07月25日
公開日（公表日）： 1997年02月07日
要約：

【要約】【課題】安定したドレイン耐圧を維持しつつ、最大遮断周波数や最大発振周波数等の高周波特性の高い半導体装置及びその製造方法を提供する。【解決手段】 GaAs基板120上にバッファ層121を介してn型GaAsで構成されるチャネル層122及びn+ GaAsで構成される半導体層124を形成する。ソース電極129,ドレイン電極130を形成した後、各電極間の半導体層124の一部をRIEにより絶縁体化する。この絶縁体化層132の一部をウエットエッチングにより除去し、ゲート電極133をその除去部に形成する。その結果、ゲート電極133とソース電極下方の半導体層124a及びドレイン電極下方の半導体層124bとの間は、空隙部と絶縁体化層132a,132bとが介在する構造となる。これにより、ゲート-ドレイン容量が大幅に低減され、高周波特性が改善される。

請求項（抜粋）：

化合物半導体基板の一部にFETとして機能する半導体装置を形成する方法であって、前記化合物半導体基板の一部に、前記FETの動作のために必要なキャリア濃度を有し前記FETのチャネル領域となる第1導電型の活性層を形成する工程と、前記活性層の表面領域の少なくとも一部における前記キャリア濃度を低減して、前記活性層の表面領域の少なくとも一部に低キャリア濃度層を形成する工程と、前記低キャリア濃度層の少なくとも一部の上に前記FETのゲート電極を形成する工程と、前記化合物半導体基板の前記ゲート電極の両側方となる領域に不純物を導入して、前記活性層に接続される前記FETのソース・ドレイン領域を形成する工程とを備えていることを特徴とする半導体装置の製造方法。

IPC (3件)：

H01L 21/338 , H01L 29/812 , H01L 29/41

FI (2件)：

H01L 29/80 F , H01L 29/44 C

引用特許：

審査官引用 (3件)

特開昭60-057979
特開昭59-029464
特開昭64-025576

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