特許
J-GLOBAL ID：200903050988446826
電界効果トランジスタおよびその製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
小池 晃 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-140542
公開番号（公開出願番号）：特開平6-350088
出願日： 1993年06月11日
公開日（公表日）： 1994年12月22日
要約：
【要約】【目的】 駆動能力に優れる多入力ゲート型FETを、少ない占有面積で精度良く形成する。【構成】 ゲートSiO2 膜3上に形成された1層目のゲート電極4をコンフォーマルな薄いSiO2 層5で被覆し、2層目以降のゲート電極6cをポリシリコン層の全面堆積とエッチバックとの組み合わせプロセスでサイドウォール状に形成する。さらにこれらゲート電極の両外側にソース領域8とドレイン領域9を形成する。各ゲート電極間に不純物拡散領域を介在させずに、複数のMOS-FETを直列接続した場合と等価の回路が構成される。【効果】 フォトリソグラフィの限界解像度に制約されずに、微細なゲート電極を隣接配置できる。従来型の直列接続構成と異なり、ゲート電極間に不純物拡散領域が存在しないので、寄生抵抗を排した高速動作が可能となる。
請求項（抜粋）：
共通のチャネル領域上にn層(ただし、nは2以上の整数を表す。)のゲート電極材料層をパターニングしてなる最大(2n-1)個のゲート電極がコンフォーマルな絶縁膜を挟んで互いに水平方向に隣接配置され、m層目(ただし、mは2≦m≦nの条件を満たす整数を表す。)ゲート電極が常に(m-1)層目ゲート電極のサイドウォールを構成してなることを特徴とする電界効果トランジスタ。
IPC (3件)：
H01L 29/784
, H01L 21/339
, H01L 29/796
H01L 29/78 301 X
, H01L 29/76 301 A
