特許

J-GLOBAL ID：200903051066187216

メモリ・アレイの製作方法、プログラム方法及びメモリ・アレイ

発明者： セイキ・オグラ ,  ニボ・ロベド ,  ロバート・シィ・ウォン
出願人/特許権者： インターナショナル・ビジネス・マシーンズ・コーポレイション
代理人 (1件)： 合田 潔 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-132201
公開番号（公開出願番号）：特開平8-340095
出願日： 1996年05月27日
公開日（公表日）： 1996年12月24日
要約：

【要約】【課題】 高密度メモリ・アレイを製作するプロセスを提供する。【解決手段】 N型不純物がP型基板内12に注入され、実質的に平坦な輪郭を有する連続的な拡散レール24を形成する。各拡散レールが対応するビット・ラインを規定する。各レールはビット・ライン22に関連付けられる各隣接メモリ・アレイ・セル対のソース及びドレイン領域を規定する。1態様では、複数のポリシリコン層が制御ゲート、浮遊ゲート18、ソース及びドレインを形成するために使用される。ポリシリコン層は寄生容量を最小化するために、ポリシリコン層オーバラップを実質的に低減するように自己整合される。ドミノ及びスキッピ・ドミノ機構が、メモリ・アレイ・セルをプログラム及び読出すために使用される。プログラミングは比較的低いプログラミング電圧を用いて、チャネル・ホット・エレクトロン・トンネル現象により実現される。

請求項（抜粋）：

基板内にメモリ・セルのアレイを製作する方法であって、a)前記基板上に隆起した分離領域を形成する工程であって、前記基板のアレイ活性領域上に第1の熱酸化物層を成長させる工程と、前記第1の熱酸化物層上に浮遊ゲートを形成する第1の導電層を付着する工程と、前記第1の導電層上に窒化物層を付着する工程とを含む、前記形成工程と、b)前記第1の導電層及び前記窒化物層をマスキング及びエッチングし、第1の方向に延びる複数の間隔を置いた細長のスタックを形成する工程と、c)前記スタック間の前記アレイ活性領域に、前記基板と反対の電導性タイプを有する不純物を注入し、前記第1の方向に延び、実質的に平坦な輪郭を有する連続的な細長の拡散レールを形成する工程であって、前記拡散レールが間隔を置いたビット列ラインを形成する、前記注入工程と、d)前記拡散レール上及び前記第1の導電層のエッジ上に第2の熱酸化物層を成長させる工程と、e)前記第2の熱酸化物層上に、補助ゲートを形成する第2の導電層を付着する工程と、f)前記第2の導電層を前記窒化物層と同一平面になるように平坦化する工程と、g)前記第2の導電層上に第3の熱酸化物層を成長させる工程と、h)前記窒化物層を選択的にエッチングして、前記第1の導電層を覆う前記窒化物層の1部を除去し、前記第1の導電層を露出させるエッチング工程と、i)前記露出した第1の導電層上に第1の絶縁層を形成する工程と、j)前記第1の絶縁層上に第3の導電層を付着する工程と、k)前記第3の導電層上に第2の絶縁層を付着する工程と、l)前記第3の導電層及び前記第2の絶縁層をパターニングして、ワード・ラインを形成するパターニング工程と、m)前記第1の導電層を選択的にエッチングして、前記第1の導電層を前記第3の導電層と実質的に位置整合し、電界分離領域を形成するエッチング工程と、を含む、方法。

IPC (4件)：

H01L 27/115 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792

FI (2件)：

H01L 27/10 434 ,  H01L 29/78 371