特許
J-GLOBAL ID：200903051076102308
半導体装置及びその製造方法
発明者：
,
出願人/特許権者：
代理人 (1件)：
森 哲也 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-175400
公開番号（公開出願番号）：特開平6-097192
出願日： 1993年07月15日
公開日（公表日）： 1994年04月08日
要約：
【要約】【目的】 ショートチャネル効果を抑制すると共に、高速化、微細化が向上した半導体装置及びその製造方法を提供する。【構成】 半導体基板1上のゲート電極7をマスクとして不純物注入を行い、低濃度不純物層を形成した後、ゲート電極7及びゲート酸化膜6の側面に、層間絶縁膜13との選択比が大きい膜からなるサイドウォール8を形成した後、全面に層間絶縁膜13を形成し、これに側壁の一部がサイドウォール8及びフィールド酸化膜2からなるコンタクト孔18を形成し、コンタクト孔18を通して不純物注入を行い、高濃度不純物層を形成した。。
請求項（抜粋）：
半導体基板上のゲート酸化膜上に形成したゲート電極と、低濃度不純物層及び高濃度不純物層からなるソース及びドレインと、前記ゲート電極及びゲート酸化膜の側面に形成したサイドウォールと、を備え、前記半導体基板、ゲート電極及びサイドウォール上に形成した層間絶縁膜に、前記ソース及びドレインと接続するコンタクト孔を開口した半導体装置において、前記サイドウォールは、前記層間絶縁膜との選択比が大きい性質を有する膜からなると共に、前記コンタクト孔の側壁の少なくとも一部を形成し、前記高濃度不純物層は、当該コンタクト孔に対して自己整合的に形成されてなることを特徴とする半導体装置。
IPC (3件)：
H01L 21/336
, H01L 29/784
, H01L 27/11
H01L 29/78 301 Y
, H01L 27/10 381
