特許
J-GLOBAL ID：200903051079030243
マルチCPU装置およびCPU間通信方法
発明者：
,
出願人/特許権者：
代理人 (3件)：
上柳 雅誉
, 藤綱 英吉
, 須澤 修
公報種別：公開公報
出願番号（国際出願番号）：特願2005-178976
公開番号（公開出願番号）：特開2006-350892
出願日： 2005年06月20日
公開日（公表日）： 2006年12月28日
要約：
【課題】 共有RAMに頼ることなく、複数の中央処理装置のチップ間通信を減らすこと。【解決手段】 データ記憶手段23は、データを記憶する。中央処理装置2と、他の中央処理装置1とは、通信路3を介して接続される。中央処理装置2は、データ記憶手段23へのデータ書込みに基づいて、データ記憶手段23に記憶されているデータを、当該通信路3を介して当該他の中央処理装置1へ送信する。また、中央処理装置2は、通信路3により接続された他の中央処理装置1からコールバックを要求する通知があると、その通知を実行するタスクをタスク記憶手段23に登録し、データ記憶手段23へのデータ書込みがあると、その書込み後のデータを他の中央処理装置1へ送信した後に、タスク記憶手段23の登録に基づいてコールバックのための通知を実行する。【選択図】 図1
請求項（抜粋）：
データを記憶するデータ記憶手段と、
通信路を介して他の中央処理装置が接続され、上記データ記憶手段へのデータ書込みに基づいて、上記データ記憶手段に記憶されているデータを、当該通信路を介して当該他の中央処理装置へ送信する中央処理装置と、
を有することを特徴とするマルチCPU装置。
IPC (3件)：
G06F 13/00
, G06F 9/52
, B41J 5/30
G06F13/00 357Z
, G06F9/46 475C
, B41J5/30 Z
2C187AD14
, 2C187AE03
, 2C187GD10
, 5B089GA02
, 5B089JA11
