特許
J-GLOBAL ID：200903051084015147
デユアルポートメモリ回路
発明者：
出願人/特許権者：
代理人 (1件)：
小鍜治 明 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平3-204173
公開番号（公開出願番号）：特開平5-046527
出願日： 1991年08月14日
公開日（公表日）： 1993年02月26日
要約：
【要約】【目的】 デュアルポートメモリにおける両方のポートからの独立したリードアクセスを同時に実現することと、リフレッシュサイクル中のリードアクセス要求の待ち時間を短縮できるデュアルポートメモリ回路を提供する。【構成】 ポート制御部5または6とポートバッファ7または8を介し、ライトアクセス時にはデュアルポートメモリ1および2の両方に対してアクセスを行い、リードアクセス時にはいずれか一方のデュアルポートメモリ1または2にのみアクセスを行う。これによりデュアルポートメモリ1および2には同一アドレスに同一データが格納され、双方のバス3または4からの独立したリードサイクルを同時に実行できる。
請求項（抜粋）：
2組のバスと前記2組のバスに接続するポート制御部と2個のデュアルポートメモリを備え、前記ポート制御部は前記2個のデュアルポートメモリの各ポートへのアクセスを制御し、一方のバスからライトアクセス要求が生じた場合には前記2個のデュアルポートメモリに対して一方のバスより同時に同一アドレスに同一データを書き込み、他方のバスからライトアクセス要求が生じた場合には前記2個のデュアルポートメモリに対して他方のポートより同時に同一アドレスに同一データを書き込み、一方のバスからリードアクセス要求が生じた場合には前記2組のデュアルポートメモリの中の一方からデータを読み出し、他方のバスからのリードアクセス要求が生じた場合には他方のデュアルポートメモリからデータを読み出すデュアルポートメモリ回路。
IPC (3件)：
G06F 13/18 510
, G11C 11/41
, G11C 11/401
G11C 11/34 K
, G11C 11/34 362 G
