EEPROMにおける潜在欠陥の操作法(管理法)

発明者： , , ,
出願人/特許権者：
代理人 (1件)：井ノ口壽
公報種別：公表公報
出願番号（国際出願番号）：特願平6-508116
公開番号（公開出願番号）：特表平11-504147
出願日： 1993年09月01日
公開日（公表日）： 1999年04月06日
要約：

【要約】EEPROMまたはフラッシュEEPROMの2次元アレイをもつメモリシステムはローとカラムによってアドレス可能になる。ワード線は各ローにおける全てのセルの制御ゲートに接続される。消去線はセルの各セクタの全ての消去ゲートに接続される。ビット線の対はセルの各カラムの全てのソースとドレインに特に接続される。メモリシステムはワード線電流検出器と消去線電流検出器とさらに加えて通常のビット線電流検出器と一体になる。線のそれぞれの漏洩電流がプログラムまたは消去の動作のような予め決めたメモリの動作の後に測定される。欠陥のローまたはカラムが検出されるときに、それはプログラミングすることによって他のカラムから電気的に絶縁され、そしてマップ化され、置換される。データの回復の大要は切り換え可能なメモリ-ソース-ドレインの技術によって欠陥カラムを読み出すことである。

請求項（抜粋）：

電気的に消去とプログラム可能な(EEPROM)メモリセル集積回路でアドレス可能な半導体のアレイを内蔵するメモリデバイスにおいて、このメモリセルは、セル内のデータの読み出し,プログラミング,消去のような特別な電圧条件に対して応答する基板,ソース,ドレインと制御ゲート電極を包含するタイプであり、セルの特別なメモリ状態に相当する特別な電荷レベルを保持する能力のあるフローティングゲートを持ち、前述のメモリセルのアレイはアクセス線によってアドレス可能な2次元アレイに組織されており、ここにおいて、ワード線はメモリセルの各ローの制御ゲートに接続されており、ビット線は2次元のアレイが特別の電圧条件によってメモリ動作中にアクセス線のローとカラムによってアドレス可能になるために、各メモリセルの各カラムのソースとドレインに接続される集積回路メモリデバイスにおいて: ワード線上の漏洩電流を測定するためにワード線に接続可能なワード線電流検出手段と;さらに、漏洩電流を測定するためにテスト中にワード線に前述の検出器手段を接続するための手段とを含み、これにより欠陥ワード線が予め決めた基準を越える前述の漏洩電流によって特定されることを特徴とする集積回路のメモリデバイス。

IPC (4件)：

G11C 29/00 673 , G01R 31/28 , G06F 12/16 310 , G11C 16/06

FI (4件)：

G11C 29/00 673 K , G06F 12/16 310 P , G11C 17/00 631 , G01R 31/28 B

引用特許：

出願人引用 (5件)

特表平4-507320
特開平4-228200
特開昭60-136100

全件表示

審査官引用 (5件)

特表平4-507320
特開平4-228200
特開昭60-136100

全件表示

前のページに戻る