特許
J-GLOBAL ID：200903051099254881
半導体記憶装置
発明者：
,
出願人/特許権者：
代理人 (1件)：
深見 久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-033918
公開番号（公開出願番号）：特開平8-236714
出願日： 1995年02月22日
公開日（公表日）： 1996年09月13日
要約：
【要約】【目的】 階層ビット線構造を有するDRAMにおいて、チップ面積を増大させることなく、主ビット線を選択トランジスタのソース/ドレイン領域に容易に接続できるようにする。【構成】 選択トランジスタQb12およびQa13に共通するソース/ドレイン領域22上にコンタクトホール30を形成し、さらにその上に中間パッド32を形成する。中間パッド32はストレージノード34と同じ層に形成する。主ビット線MBL1はコンタクトホール36を通じて中間パッド32に接続される。また、主ビット線対はツイストされるのが望ましい。
請求項（抜粋）：
半導体基板と、前記半導体基板上に形成された複数の副ビット線対と、前記複数の副ビット線対に沿って前記複数の副ビット線対の層よりも上層に形成された主ビット線対と、各々が、前記複数の副ビット線対の一方および他方副ビット線のうち1本に対応して設けられ、対応する副ビット線と前記主ビット線対の一方および他方主ビット線のうち1本との間に接続された複数のスイッチ部と、前記半導体基板上に前記複数の副ビット線対と交差して形成された複数のワード線と、前記複数の副ビット線対と前記複数のワード線との交点に対応して設けられ、各々が対応する副ビット線対の一方および他方副ビット線のうち1本および対応するワード線に接続された複数のメモリセルとを備え、前記複数のスイッチ部の各々は、前記半導体基板に形成され対応する副ビット線と接続された一方ソース/ドレイン領域を有する選択トランジスタと、前記選択トランジスタの他方ソース/ドレイン領域および対応する主ビット線と接続され、前記複数の副ビット線対の層と前記主ビット線対の層との間に形成された中間層とを含む、半導体記憶装置。
IPC (3件)：
H01L 27/108
, H01L 21/8242
, G11C 11/401
H01L 27/10 681 B
, G11C 11/34 362 B
