特許
J-GLOBAL ID：200903051108162197
半導体論理集積回路
発明者：
出願人/特許権者：
代理人 (1件)：
京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-045097
公開番号（公開出願番号）：特開平5-259824
出願日： 1992年03月03日
公開日（公表日）： 1993年10月08日
要約：
【要約】【目的】クロック信号のデューティが変化した際、データ入力の配線の寄生抵抗,寄生容量に起因するラッチ誤動作を防止する。【構成】二つの入力端にクロック信号SCとデューティー補正信号SEを入力し、論理ゲート4〜7を介してデューティー補正信号SEによりクロック信号SCのデューティー比を変化させるデューティー補正回路3の出力SGを後段のラッチ回路2の制御端Gに供給する。
請求項（抜粋）：
システムのクロック信号をクロック端に入力する前段順序論理回路と、該前段順序論理回路の出力端と信号配線を介して入力端が接続されかつ制御端に入力する制御信号に同期して動作する後段順序論理回路と、前記クロック信号とデューティー補正信号を入力して論理ゲートを介してデューティーを拡大補正した波形の前記制御信号を出力するデューティー補正回路とを含むことを特徴とする半導体論理集積回路。
IPC (3件)：
H03K 3/017
, H03K 21/40
, H03K 23/00
