特許
J-GLOBAL ID：200903051141384014
キャパシタ回路及びそれを用いたスイッチトキャパシタフィルタ
発明者：
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出願人/特許権者：
代理人 (1件)：
碓氷 裕彦
公報種別：公開公報
出願番号（国際出願番号）：特願平6-014252
公開番号（公開出願番号）：特開平7-221599
出願日： 1994年02月08日
公開日（公表日）： 1995年08月18日
要約：
【要約】【目的】 特別な回路を付加することなく、容量値の電圧依存性による特性劣下を抑制するキャパシタ回路を提供する。【構成】 第1P型ウェル層12と、この上に絶縁膜14を介して形成され前記第1ウェル層12との間で第1MOSキャパシタを構成する第1ゲート電極15と、第1ゲート電極15と電気的に接続された第2P型ウェル層22と、第1P型ウェル層12と電気的に接続され、かつこの第2P型ウェル層22上に絶縁膜を介して形成されるとともに第2P型ウェル層22との間でMOSキャパシタを構成する第2ゲート電極と、第1,第2P型ウェル層12,22内に形成され第2,第1ゲート電極との電気接続をするP型電極層16,26を備えている。そして、この第1,第2ゲート電極の間に信号を入力するようにしている。
請求項（抜粋）：
第1半導体層と、前記第1半導体層上に第1絶縁膜を介して形成されるとともに前記第1半導体層との間でMOSキャパシタを構成する第1電極と、前記第1電極と電気的に接続された第2半導体層と、前記第1半導体層と電気的に接続され、かつ前記第2半導体層上に第2絶縁膜を介して形成されるとともに前記第2半導体層との間でMOSキャパシタを構成する第2電極とを備え、前記第1電極と前記第2電極との間に信号を印加するようにしたことを特徴とするキャパシタ回路。
IPC (3件)：
H03H 19/00
, H01L 21/8234
, H01L 27/088
