シリアルデータの整列装置

発明者：
出願人/特許権者：
代理人 (1件)：鈴江武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平4-258429
公開番号（公開出願番号）：特開平6-111578
出願日： 1992年09月28日
公開日（公表日）： 1994年04月22日
要約：

【要約】【目的】逆方向読取りにより得られるシリアルデータを順方向に整列変換するときの処理時間を短縮する。【構成】シリアルなデータからスタートキャラクタ及びストップキャラクタを検出し、フリップフロップ16をセット、リセットするデコード回路13と、フリップフロップからのセット出力でダウンカウントし、リセット出力でアップカウントする8ビット計数の第1カウンタ14と、フリップフロップからのセット出力でアップカウントし、リセット出力でダウンカウントする第2カウンタ15と、第1カウンタのカウント値からビットイネーブル信号BE0 〜BE7 を選択するエンコーダ17と、第2カウンタによりアドレス指定され、かつビットイネーブル信号でビット位置指定され、データを1バイト単位でしかもビット配列変換自在に格納するシリアルSRAM12とで構成される。

請求項（抜粋）：

所定ビットに設定されたビット列の入力データを、その入力データのビット列を順逆自在にして格納が可能なシリアル・スタティック・ランダム・アクセス・メモリと、読取ったシリアルデータから読取方向の順逆を判定する判定手段と、この判定手段が順方向読取りを判定したとき、前記シリアル・スタティック・ランダム・アクセス・メモリへのシリアルデータの書込み制御をビット列を順逆そのままにして上位エリアから下位エリアに向かって順次行い、前記判定手段が逆方向読取りを判定したとき、前記シリアル・スタティック・ランダム・アクセス・メモリへのシリアルデータの書込み制御を所定ビット毎にビット列を順逆反転すると共に下位エリアから上位エリアに向かって順次行うメモリ制御手段を設けたことを特徴とするシリアルデータの整列装置。

IPC (3件)：

G11C 11/41 , G06K 7/10 , G11C 11/401

FI (2件)：

G11C 11/34 301 D , G11C 11/34 362 C

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