特許
J-GLOBAL ID：200903051201157926
キヤラクタジエネレータ
発明者：
出願人/特許権者：
公報種別：公開公報
出願番号（国際出願番号）：特願平3-243183
公開番号（公開出願番号）：特開平5-080736
出願日： 1991年09月24日
公開日（公表日）： 1993年04月02日
要約：
【要約】【目的】 汎用LSI との組み合わせ使用を可能にした経済性のある安定した複数の水平走査周波数対応のマルチスキャン化および連続周波数(所定の水平走査周波数範囲)のリニアスキャン化ディスプレイモニタ用キャラクタジェネレータを提供する。【構成】 ディスプレイモニタ等使用機器の水平同期信号HDを入力とする水平走査期間中の分周比を自動的に一定値に保持するクロック発生回路1を有し、同発生回路1のクロックCKL と前記水平同期信号HDとをバイナリカウンタ6,13に入力し、同バイナリカウンタ6,13出力のパラレルデータQ0, Q1, -, Q10, Q11列を汎用のP-ROM メモリ14のアドレス端子に入力して同P-ROM 14に予め書き込んだ画面表示(オンスクリーン)用データを取り出すことを特徴としている。
請求項（抜粋）：
テレビ受像機等の水平同期信号を入力とする位相比較器、低域通過フィルタ、電圧制御発振器および分周器からなる水平走査期間中の分周比を一定に自動保持する位相同期ループによるクロック発生回路と、同クロック発生回路出力のクロック信号を分周して8ビット程度のパラレルデータ列に変換する第1のバイナリカウンタと、前記水平同期信号のインバータ回路出力をリセット入力とし前記第1のバイナリカウンタのデータ出力をクロック入力とする第1のフリップフロップ回路出力と前記水平同期信号とを入力とするノアゲート回路からなる第1のオーバーフロー防止・リセット回路と、前記水平同期信号をクロック入力とし垂直同期信号をリセット入力とする水平同期カウンタと、前記水平同期信号を分周してパラレルデータ列に変換する第2のバイナリカウンタと、同第2のバイナリカウンタのデータ出力をクロック入力とし前記垂直同期信号をリセット入力とする第2のフリップフロップ回路出力と前記水平同期カウンタ出力とを入力とするナンドゲート回路からなる第2のオーバーフロー防止・リセット回路とをもち前記第1のバイナリカウンタおよび第2のバイナリカウンタ出力のパラレルデータを予め画面表示データを記憶したP-ROM 等メモリのアドレスとしてなるキャラクタジェネレータ。
IPC (5件)：
G09G 5/12
, G09G 5/18
, G09G 5/24
, H04N 5/278
, H04N 5/445
