特許
J-GLOBAL ID：200903051207426236
半導体集積回路のレイアウト設計方法
発明者：
出願人/特許権者：
代理人 (1件)：
川▲崎▼ 研二 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-047740
公開番号（公開出願番号）：特開平9-246389
出願日： 1996年03月05日
公開日（公表日）： 1997年09月19日
要約：
【要約】【課題】 予め回路内部の消費電力を考慮したレイアウトを行うことが可能な半導体集積回路のレイアウト設計方法を提供する。【解決手段】 設計対象たる半導体集積回路の論理シミュレーション(S4)を実行することにより、各要素毎にトグル動作の回数を集計し、各要素についてのトグル動作に基づいて、各要素の消費電力を予測する。そして、消費電力の予測結果に基づいて各要素を半導体基板上にレイアウト(S5)する際の制約条件Cを決定する。
請求項（抜粋）：
設計対象たる半導体集積回路の論理シミュレーションを実行することにより、該半導体集積回路を構成する各回路要素毎にトグル動作の回数を集計し、前記各回路要素についてのトグル動作に基づいて、各回路要素の消費電力を予測し、前記消費電力の予測結果に基づいて前記各回路要素を半導体基板上にレイアウトする際の制約条件を決定することを特徴とする半導体集積回路のレイアウト設計方法。
IPC (4件)：
H01L 21/82
, G06F 17/50
, H01L 27/04
, H01L 21/822
H01L 21/82 C
, G06F 15/60 658 A
, H01L 27/04 A
