特許

J-GLOBAL ID：200903051222854384

半導体記憶装置及びその駆動方法

発明者： 小谷 秀人 ,  倉田 勝一
出願人/特許権者： 松下電子工業株式会社
代理人 (1件)： 前田 弘 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-123251
公開番号（公開出願番号）：特開平9-306185
出願日： 1996年05月17日
公開日（公表日）： 1997年11月28日
要約：

【要約】【課題】 電気的に書込み,消去が可能なメモリセルを搭載した不揮発性の半導体記憶装置において、2段消去動作後のしきい値電圧のばらつきを抑制する。【解決手段】 電流検知型センスアンプ11とは別に、プリチャージ用トランジスタTr1とインバータInv1とで構成されるリーク電流判定回路12を設け、トランジスタTr3,Tr5及びTr8で構成される切換え回路SWによって、列線BLnを両回路11,12のいずれかに接続するよう切換える。2段消去動作時にドレインストレスを印加した後に、トランジスタTr1,Tr3をオンにして、列線BLnに電位Vddを供給してプリチャージする。トランジスタTr1をオフにしてから一定時間が経過したときの列線の電位が所定値以下に低下しなくなるまでドレインストレスの印加を小刻みに行なう。これにより、リーク電流を微小な所定レベルに制御し、各メモリセルのしきい値電圧を均一化する。

請求項（抜粋）：

電荷を蓄積するための浮遊ゲート及び制御ゲートを有する二重ゲートトランジスタで構成され電気的にデータの書き込み,消去が可能なメモリセルを行及び列に沿って配置してなるメモリセルアレイと、該メモリセルアレイ中の各メモリセルへのデータの書込み,読みだし,消去等の動作を行なうための周辺回路部と、上記メモリセルアレイの各列に設けられ各メモリセルのドレイン間を接続して上記周辺回路部まで延びる列線と、上記周辺回路部に配置され、上記各列線のうち上記周辺回路部に導通される列線を選択するための列デコーダと、上記メモリセルアレイの各行に設けられ各メモリセルの制御ゲート間を接続して上記周辺回路部まで延びる行線と、上記周辺回路部に配置され上記各行線のうち上記周辺回路部に導通される行線を選択するための行デコーダと、上記周辺回路部に配置され上記メモリセルの浮遊ゲートからしきい値電圧がマイナスになるまで電荷を引き抜いた後所定のしきい値電圧まで戻す2段階消去動作を行なうよう制御する制御回路とを備えた半導体記憶装置において、上記周辺回路部に配置され、上記列線に接続されて上記メモリセルのデータを高速で読み出すための第1のセンスアンプ回路と、上記周辺回路部に配置され、上記2段階消去が行なわれたメモリセルの列線におけるリーク電流が所定レベル以下か否かを判定するための第2のセンスアンプ回路と、上記周辺回路部に配置され、上記列線を上記第1のセンスアンプ回路と上記第2のセンスアンプ回路とのいずれか一方に接続するよう切り換える切換え回路とを備えていることを特徴とする半導体記憶装置。