特許

J-GLOBAL ID：200903051293120446

半導体集積回路装置およびその製造方法

発明者： 島本 聡
出願人/特許権者： 株式会社ルネサステクノロジ
代理人 (1件)： 筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願2002-350719
公開番号（公開出願番号）：特開2004-186359
出願日： 2002年12月03日
公開日（公表日）： 2004年07月02日
要約：

【課題】素子分離特性を向上させ、装置の歩留まりや信頼性の向上を図る。【解決手段】窒化シリコン膜5をマスクとして、半導体基板1をドライエッチングすることにより素子分離用の溝7を形成し、イオン注入法を用いて窒素イオンを注入した後、その底部に窒素イオンを含有する半導体領域8が残存するように酸化膜9を形成し、さらに、酸化シリコン膜13を堆積し、窒化シリコン膜5が露出するまで酸化シリコン膜13の表面を研磨し、素子分離を形成した後、窒化シリコン膜5を除去し、素子形成領域にp型ウエル、n型ウエルおよび相補型MISFET等を形成する。このように素子分離と半導体基板1との境界に窒素イオンを含有する半導体領域8を設けたので、ウエルを構成する不純物(特に、p型ウエルを構成するホウ素)の拡散を防止し、素子分離近傍の不純物濃度の低下を防止することができ、分離耐圧を確保することができる。【選択図】 図9

請求項（抜粋）：

(a)素子形成領域と素子分離領域とを有する半導体基板と、 (b)前記半導体基板の前記素子分離領域に形成された溝と、 (c)前記溝の側壁および底部に形成された窒素イオンを含有する第1半導体領域と、 (d)前記第1半導体領域の上部に形成された絶縁膜と、 (e)前記半導体基板の前記素子形成領域に形成され、前記第1半導体領域に接する第2半導体領域と、 を有することを特徴とする半導体集積回路装置。

IPC (4件)：

H01L21/76 ,  H01L21/8238 ,  H01L27/08 ,  H01L27/092

FI (5件)：

H01L21/76 L ,  H01L27/08 331A ,  H01L21/76 S ,  H01L21/76 R ,  H01L27/08 321B

Fターム (38件)：

5F032AA35 ,  5F032AA44 ,  5F032AA45 ,  5F032AA77 ,  5F032CA03 ,  5F032CA17 ,  5F032CA20 ,  5F032DA01 ,  5F032DA02 ,  5F032DA22 ,  5F032DA23 ,  5F032DA24 ,  5F032DA33 ,  5F032DA43 ,  5F032DA53 ,  5F032DA57 ,  5F032DA60 ,  5F032DA77 ,  5F048AA04 ,  5F048AB01 ,  5F048AC03 ,  5F048BA01 ,  5F048BB05 ,  5F048BB08 ,  5F048BB11 ,  5F048BC05 ,  5F048BC06 ,  5F048BE02 ,  5F048BE03 ,  5F048BF06 ,  5F048BG01 ,  5F048BG03 ,  5F048BG13 ,  5F048BG14 ,  5F048BG15 ,  5F048DA25 ,  5F048DA27 ,  5F048DA30