符号誤り検出装置

発明者： ,
出願人/特許権者：
代理人 (1件)：鈴江武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平3-251693
公開番号（公開出願番号）：特開平5-091089
出願日： 1991年09月30日
公開日（公表日）： 1993年04月09日
要約：

【要約】【目的】検出装置内部に組込まれたFSRから出力されるPN信号がバーストフレームに組込まれた受信信号に同期するまでの期間に入力された受信信号の先頭部分に対しても確実に符号誤り検出を実施する。【構成】同期確立時点における正順FSRのPN信号に対して、受信信号入力時点まで遡上った遅延PN信号を、正順FSRの各レジスタから出力される単位PN信号から作成するための信号選択回路と排他的論理和回路および逆順FSRを設けている。そして、PN信号の受信信号に対する同期が確立するまでの期間に入力した受信信号のビットデータを可変長のFIFO型シフトレジスタによって遅延させておき、同期が確立された後にゲート回路から出力される前記受信信号入力時に対応する遅延PN信号を用いて受信信号の各ビットデータにに対する誤り検出を実行している。

請求項（抜粋）：

バーストフレームに組込まれた状態で入力されたM系列の(2m -1)周期を有する受信信号(a) の連続するm個の各ビットデータを切換回路(8) を介してm段構成の正順FSR(9a)の各レジスタに取込んだ後、前記切換回路を動作させて前記正順FSRの入出力間を接続してこの正順FSRを自走状態にし、この正順FSRから出力されるPN信号(b) の各ビットデータと前記受信信号の各ビットデータとが一致するか否かを順次比較して、一致ビットがm個連続すると前記PN信号の前記受信信号に対する同期が確立したと判断して、その後前記受信信号の符号誤りを検出する符号誤り検出装置において、前記受信信号の各ビットデータを順次記憶し、前記同期確立に応動して記憶したビットデータを順次出力する可変長のFIFO型シフトレジスタ(21)と、前記正順FSRのm個の各レジスタから出力される各単位PN信号の出力路に介挿された信号選択回路(24)と、この信号選択回路にて選択された単位PN信号どうしの排他的論理和を算出して、前記正順FSRのPN信号に対して前記受信信号入力から同期確立までの所要ビット数(n) だけ遅延した遅延PN信号(b1 )を出力する排他的論理和回路(25)と、構成段数で定まる各初期値が各レジスタに設定され、前記受信信号の入力開始から前記同期確立までの期間のみ動作し、動作停止状態の各レジスタの値を前記信号選択回路へ各単位PN信号に対する各選択信号として出力するm段構成の逆順FSR(26)と、前記同期確立後に前記排他的論理和回路から出力される遅延PN信号(b1 )と前記FIFO型シフトレジスタにて遅延された受信信号(a1 )との各ビットデータを比較して不一致のとき不一致検出信号を出力する比較回路(19)とを備えた符号誤り検出装置。

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