半導体記憶装置及びその製造方法

発明者：
出願人/特許権者：
代理人 (1件)：國分孝悦
公報種別：公開公報
出願番号（国際出願番号）：特願平6-138158
公開番号（公開出願番号）：特開平7-321232
出願日： 1994年05月27日
公開日（公表日）： 1995年12月08日
要約：

【要約】【目的】 DRAMメモリセルのキャパシタ誘電体膜に高誘電率を有する材料を用いる。【構成】 MOSトランジスタ5、12上の全面に形成したBPSG膜10にコンタクト孔10a、10bを夫々開口した後、コンタクト孔10aに二酸化ルテニウム等からなるキャパシタ6の下部電極7及びチタン酸鉛等からなる誘電体膜8を夫々形成し、その上に、キャパシタ6の上部電極9と配線11とが一体となった二酸化ルテニウム等の導電膜を形成する。【効果】絶縁膜のリフロー処理やコンタクトインプラの活性化処理のような高温熱処理をメモリセルのキャパシタ形成前に行うことができるので、キャパシタでの相互拡散の問題が生じない。

請求項（抜粋）：

各メモリセルが、トランスファゲートである電界効果型トランジスタと上記電界効果型トランジスタの一方の拡散層に接続されたキャパシタ下部電極及び誘電体膜を介して上記キャパシタ下部電極に対向するキャパシタ上部電極とを備えており、メモリセルアレイの各行を構成する上記メモリセルの上記電界効果型トランジスタの他方の拡散層が、第1の行選択用トランジスタを介してVcc電圧源に接続された第1の行選択線に接続され、上記メモリセルの上記キャパシタ上部電極が、第2の行選択用トランジスタを介して上記Vcc電圧源に接続された第2の行選択線に接続されている半導体記憶装置において、上記キャパシタ上部電極と上記第2の行選択線とが同一の導電膜で一体に構成されていることを特徴とする半導体記憶装置。

IPC (4件)：

H01L 21/8242 , H01L 27/108 , H01L 27/04 , H01L 21/822

FI (2件)：

H01L 27/10 325 J , H01L 27/04 C

引用特許：

出願人引用 (6件)

特開平3-283176
半導体記憶装置
公報種別：公開公報出願番号：特願平3-154785 出願人：川崎製鉄株式会社
半導体記憶装置
公報種別：公開公報出願番号：特願平5-261078 出願人：三菱電機株式会社

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