特許
J-GLOBAL ID：200903051322605691
A/Dコンバータ
発明者：
,
出願人/特許権者：
代理人 (1件)：
佐々木 聖孝
公報種別：公開公報
出願番号（国際出願番号）：特願平4-351531
公開番号（公開出願番号）：特開平6-177763
出願日： 1992年12月09日
公開日（公表日）： 1994年06月24日
要約：
【要約】[目的]高い変換速度および分解精度を保証し回路素子数を大幅に少なくする。[構成]図1に示すA/Dコンバータは、分解能6ビットのフラッシュ型A/Dコンバータであり、3ビットの上位A/D変換部と3ビットの下位A/D変換部とからなる。下位A/D変換部は、入力アナログ信号を段階的に一定の値ずつ電圧値の異なる比較用基準電圧と比較する所定数のコンパレータを有する第1段の比較部10と、この第1段の比較部10のコンパレータのそれぞれの出力を所定の関係で組み合わせて各組毎に加算する加算部12と、この加算部12で得られる所定数の加算結果を所定の関係で一対ずつ組み合わせて各組毎に比較する第2の比較部14と、この第2の比較部14で得られる所定数の比較結果を下位エンコーダ18に識別可能な8個の二値論理出力に変換するプリエンコーダ16とを有している。
請求項（抜粋）：
複数のタップより段階的に一定の値ずつ電圧値の異なる比較用基準電圧を与える基準電圧発生手段と、各々が前記基準電圧発生手段のタップに1対1の対応関係で接続された一方の入力端子と共通のアナログ信号入力端子に接続された他方の入力端子と相補的な二値出力を発生する非反転出力端子および反転出力端子とを有する複数の比較器からなり、それらの比較器を1つまたは複数のブロックに分割し、かつ各ブロック内で第1の組と第2の組とに分けてなる第1の比較部と、各々の一方の入力端子が前記第1の比較部の各ブロックの第1の組に属する比較器の非反転出力端子に1対1の対応関係で接続されるとともに第2の組に属する比較器の反転出力端子に1対1の対応関係で接続され、各々の他方の入力端子が前記第1段の比較部の各ブロックの第1の組に属する比較器の反転出力端子に1対1の対応関係で接続されるとともに第2の組に属する比較器の非反転出力端子に1対1の対応関係で接続された複数の比較器からなる第2の比較部と、前記第1の比較部と前記第2の比較部との間にそれぞれ設けられ、前記第2の比較部の各比較器の一方の入力端子に共通接続された前記第1の比較部の比較器の出力を加算する第1の加算手段および前記第2の比較部の各比較器の他方の入力端子に共通接続された前記第1の比較部の比較器の出力を論理的に加算する第2の加算手段を有する加算部と、前記第2の比較部の比較器の出力端子に接続され、それら比較器の出力端子にそれぞれ得られる二値論理出力を合わせて所定ビット数のディジタル信号に符号化する符号化手段とを有することを特徴とするA/Dコンバータ。
IPC (3件)：
H03M 1/14
, H03M 1/20
, H03M 1/36
