特許

J-GLOBAL ID：200903051338253400

電流メモリセル

発明者： ディルク ウォウター ヨハネス フルーネンフェルド ,  ヘンドリカス ヨハネス スホーウェナールス
出願人/特許権者： エヌ・ベー・フィリップス・フルーイランペンファブリケン
代理人 (1件)： 杉村 暁秀 (外5名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-114849
公開番号（公開出願番号）：特開平5-181554
出願日： 1992年05月07日
公開日（公表日）： 1993年07月23日
要約：

【要約】【目的】 基板電圧の変化には殆ど感応せず、同一チップの雑音源の少数電荷キャリアにも感応しない電流シンク型の電流メモリセルを提供するものである。【構成】 サンプル期間中電流端子5の電流Iをサンプリングするとともに保持期間中電流端子に電流を供給する電流メモリセルを構成する。第1スイッチS1によって、サンプル期間中ダイオードとして、また保持期間中電流源としてPMOSトランジスタP1を切換える。サンプル期間中電流端子の電流をPMOSトランジスタにコピーする。保持期間中PMOSトランジスタの電流を電流端子にコピーする。ミラー化は、2つのNMOSトランジスタN1,N2と1つの反転スイッチS2を用い、サンプル期間中および保持期間中に電流ミラー回路の入力および出力を反転して行う。電流ミラー回路およびPMOS電流源は、共働して基板効果により生じる基板電圧に不感応となる電流シンクとして用いる。

請求項（抜粋）：

保持期間前のサンプル期間中に電流端子に現われる入力電流にほぼ等しい出力電流を保持期間中電流端子に供給する電流メモリセルであって、第1電流端子(3)と、ソース、ドレインおよびゲートを有し、ドレインを前記第1電流端子(3)に結合する第1トランジスタ(P1)と、前の第1トランジスタ(P1)のソースおよびゲート間に挿入されたコンデンサ(2)と、サンプル期間中前の第1トランジスタ(P1)のゲートを第1電流端子(3)に結合する第1スイッチ(S1)とを具えるものにおいて、第2電流端子(5)と、各々がソース、ドレインおよびゲートを有し、第1トランジスタ(P1)の導電型とは逆の導電型の第2および第3トランジスタ(N1,N2)とを具え、第2トランジスタ(N1)のドレインを前記第1電流端子(3)に結合し、第3トランジスタ(N2)のドレインを第2電流端子(5)に結合し、第2トランジスタ(N1)のゲートを第3トランジスタ(N2)のゲートに接続し、第2および第3トランジスタ(N1,N2)のゲートおよびソースにより形成されるゲート-ソース接合を並列に接続し、他に前記第2および第3トランジスタ(N1,N2)のゲートを保持期間中前記第1電流端子(3)に結合し、サンプル期間中第2電流端子(5)に結合する第2スイッチ(S2)を具えることを特徴とする電流メモリセル。

IPC (3件)：

G05F 3/24 ,  G11C 27/02 ,  H03M 1/74

引用特許：

審査官引用 (3件)

• 特許第4864217号
  
• 特許第5023489号
  
• 特許第5109169号