特許

J-GLOBAL ID：200903051348758950

FETスイッチ回路

発明者： 今井 伸明 ,  皆川 晃
出願人/特許権者： 日本電信電話株式会社
代理人 (1件)： 小林 将高
公報種別：公開公報
出願番号（国際出願番号）：特願平5-131046
公開番号（公開出願番号）：特開平6-169246
出願日： 1993年05月10日
公開日（公表日）： 1994年06月14日
要約：

【要約】【目的】 簡単な構成で大きなオン・オフ比が得られるFETスイッチ回路を提供する。【構成】 ゲート接地型のFET5,6を縦続に接続し、これらの両端を入力端子1と出力端子2とし、両FET5,6の接続点と接地点の間に抵抗素子9を接続し、入力端子1と出力端子2の間に抵抗素子10,11を縦続に接続し、これら両抵抗素子10と11の接続点と接地点間に容量素子12を接続し、各FET5,6のオフ時に出力端子2の出力が最小となるようにFET5,6のドレイン・ソース間容量、抵抗素子9,10,11および容量素子12の値が設定されていることを特徴としている。

請求項（抜粋）：

ゲート接地型のFETを複数縦続に接続し、これらのFET同士の1つの接続点と接地点との間に第1の抵抗素子を接続し、前記縦続に接続されたFETの入力端子および出力端子間に直列に第2および第3の抵抗素子を接続し、前記第2および第3の抵抗素子の接続点と接地点との間に容量素子を接続し、前記縦続に接続された各FETのゲートを制御端子とし、前記各FETのオフ時において、前記出力端子の出力が最小となるように前記FETのドレイン・ソース間容量、第1ないし第3の抵抗素子、および容量素子の値が設定されていることを特徴とするFETスイッチ回路。