特許
J-GLOBAL ID：200903051379225968
シリアル・パラレル変換装置
発明者：
,
出願人/特許権者：
代理人 (1件)：
佐藤 隆久
公報種別：公開公報
出願番号（国際出願番号）：特願平9-282360
公開番号（公開出願番号）：特開平11-122117
出願日： 1997年10月15日
公開日（公表日）： 1999年04月30日
要約：
【要約】【課題】 簡単化かつ小規模な回路構成で、所望のシリアル・パラレル変換処理を高速に行うことができるシリアル・パラレル変換装置を提供する。【解決手段】 スリップ信号SLIP信号に基づいて位相を調整し、クロック信号CLK1 を2倍に分周したクロック信号CLK2 を生成する分周器53と、クロック信号CLK2 に基づいて、シリアルデータSDを2ビットのパラレルデータに変換するシリアル・パラレル変換器52と、CLK2 に基づいて、パラレルデータの各ビットをシフトするシフトレジスタ561 ,562 と、CLK2 を4倍に分周したクロック信号CLK8 を生成する分周器58と、シフトレジスタ561 ,562 の記憶データに基づいて、SLIP信号およびCLR信号を生成する検出器54と、パラレルデータの各ビットをそれぞれ入力し、CLK8 に基づいて、それぞれ4ビットのパラレルデータを生成するシリアル・パラレル変換器571 ,572 とを有する。
請求項（抜粋）：
ワードの境界位置を示すワード境界指示データを含むシリアルデータを、ワード単位でm×n(m,nは2以上の整数)ビットのパラレルデータに変換するシリアル・パラレル変換装置において、第1の位相調整信号に基づいて位相を調整し、第1のクロック信号をm倍に分周した第2のクロック信号を生成する第1の分周手段と、前記第2のクロック信号に基づいて、前記シリアルデータをmビットのパラレルデータに変換する第1のシリアル・パラレル変換手段と、直列に接続された複数の記憶部を備え、前記第2のクロック信号に基づいて、前記パラレルデータの各ビットをそれぞれ入力して後段の記憶部にシフトするm個の記憶手段と、第2の位相調整信号に基づいて位相を調整し、第1のクロック信号をm×n倍に分周した第3のクロック信号を生成する第2の分周手段と、前記m個の記憶手段の前記記憶部の出力に基づいて、前記ワード境界指示データを検出し、前記第1の位相調整信号および前記第2の位相調整信号を生成する検出手段と、前記m個の記憶手段の最終段の記憶部から出力されるmビットのパラレルデータの各ビットをそれぞれ入力し、前記第3のクロック信号に基づいて、それぞれnビットの第1のパラレルデータを生成するm個の第2のシリアル・パラレル変換手段とを有するシリアル・パラレル変換装置。
IPC (2件)：
FI (2件)：
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