マルチプロセッサシステム及びキャッシュを制御する方法

発明者：
出願人/特許権者：
代理人 (1件)：作田康夫
公報種別：公開公報
出願番号（国際出願番号）：特願2001-286115
公開番号（公開出願番号）：特開2002-140232
出願日： 2001年09月20日
公開日（公表日）： 2002年05月17日
要約：

【要約】【課題】マルチプロセッサ・システム、特にオンチップマルチプロセッサのシステムにおいて、LSIチップの中と外とのデータ通信量を減らし、LSIピンによる通信量の制限を回避することを課題とする。【解決手段】共有キャッシュ4のタグ・データ部11a及びbの各ラインには共有ビットSを備え、キャッシュミス時のデータ置換時には、共有ビットSの内容を調べ、タグ・データ部11aまたはbの共有ビットSが0である側を選択して、データの置換を行う。【効果】2個以上のプロセッサから共有されているデータが優先的に共有キャッシュに残り、主記憶との間のデータ転送量を減らすように制御を行うことができる。

請求項（抜粋）：

2個以上の複数のプロセッサと、前記複数のプロセッサから共有される第1のキャッシュを備え、前記第1のキャッシュが、前記複数のプロセッサの中の2個以上のプロセッサから参照されるデータを優先的に格納するように制御されることを特徴とするマルチプロセッサシステム。

IPC (9件)：

G06F 12/08 531 , G06F 12/08 507 , G06F 12/08 509 , G06F 12/08 553 , G06F 12/12 551 , G06F 15/16 640 , G06F 15/16 645 , G06F 15/78 510 , G06F 15/78

FI (9件)：

G06F 12/08 531 B , G06F 12/08 507 Z , G06F 12/08 509 F , G06F 12/08 553 Z , G06F 12/12 551 , G06F 15/16 640 B , G06F 15/16 645 , G06F 15/78 510 A , G06F 15/78 510 G

Fターム (14件)：

5B005JJ11 , 5B005KK13 , 5B005MM01 , 5B005PP11 , 5B005UU16 , 5B045BB12 , 5B045DD12 , 5B045EE03 , 5B045EE18 , 5B045KK08 , 5B062AA03 , 5B062CC04 , 5B062DD01 , 5B062DD02

引用特許：

審査官引用 (15件)

特開昭53-073927
階層バッファ記憶装置
公報種別：公開公報出願番号：特願平4-020971 出願人：株式会社日立製作所
特開平3-172957

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