特許

J-GLOBAL ID：200903051411064572

マイクロコンピュータ

発明者： 山田 賢次
出願人/特許権者： 富士通株式会社 ,  富士通ヴィエルエスアイ株式会社
代理人 (1件)： 恩田 博宣
公報種別：公開公報
出願番号（国際出願番号）：特願平5-155652
公開番号（公開出願番号）：特開平7-013763
出願日： 1993年06月25日
公開日（公表日）： 1995年01月17日
要約：

【要約】【目的】命令メモリの容量増大やプログラミングの困難さを招くことなく、マイクロコンピュータの資源を効率よく使用でき、高速化及び低コスト化を図る。【構成】プリデコーダ1は、nビット(n:自然数)からなる第1の命令入力を、mビット(m:自然数 、かつ、m>n)からなり、かつ、複数の処理を指定する命令コードにデコードする。セレクタ2は、プリデコーダ1の命令コードと、mビットからなる第2の命令入力とを入力し、いずれか一方を選択して出力する。命令レジスタ3はセレクタ2の出力を保持し出力する。命令デコーダ4は命令レジスタ3から出力される命令コードを複数の制御信号にデコードする。CPU演算器/レジスタ群5は命令デコーダ4から出力される複数の制御信号に基づいて、それぞれ所定の処理を実行する。

請求項（抜粋）：

nビット(n:自然数)からなる第1の命令入力を、mビット(m:自然数 、かつ、m>n)からなり、かつ、複数の処理を指定する命令コードにデコードするプリデコーダ(1)と、前記プリデコーダ(1)から出力される命令コードと、mビットからなる第2の命令入力とを入力し、いずれか一方を選択して出力するセレクタ(2)と、前記セレクタ(2)の出力を保持し出力する命令レジスタ(3)と、前記命令レジスタ(3)から出力される命令コードを複数の制御信号にデコードする命令デコーダ(4)と、前記命令デコーダ(4)から出力される複数の制御信号に基づいて、それぞれ所定の処理を実行するCPU演算器/レジスタ群(5)とを備えることを特徴とするマイクロコンピュータ。

IPC (2件)：

G06F 9/38 370 ,  G06F 9/30 310