特許

J-GLOBAL ID：200903051425309896

基板ノイズ解析方法及び基板ノイズ解析装置

発明者： 野中 淳平
出願人/特許権者： NECエレクトロニクス株式会社
代理人 (1件)： 机 昌彦 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-362852
公開番号（公開出願番号）：特開2003-162559
出願日： 2001年11月28日
公開日（公表日）： 2003年06月06日
要約：

【要約】【課題】 多端子F行列を用いてノード数の少ない半導体基板モデルを作成し、基板ノイズ解析を短時間で行う方法において、容量素子下側電極や導体配線の対基板寄生容量をモデル化可能とする。【解決手段】 第1導電体パターンを分割し、第2導電体パターンを生成し(S3)、第2導電体パターンのそれぞれに電位観測ノードを設け(S4)、第2導電体パターンと半導体基板との間の寄生容量を、合成多端子F行列表現された回路網の各ノードと当該第2導電パターンの電位観測ノードとの間のキャパシタとして表し(S5)、第1導電体パターンと半導体基板との間をモデル表示する第1多端子F行列を求め(S6)、第2多端子F行列を求め(S7)、この第2多端子F行列を[M-sN]なるペンシル行列の形に変換し(S8)、寄生容量を含む基板モデルをノード数の少ない第2基板モデルに等価変換する(S9)。

請求項（抜粋）：

半導体集積回路が形成された半導体基板中の微小な三次元領域を、接続点としてノードを持つ単位立体として取り扱い、前記単位立体は抵抗要素を用いてモデル化すると共に、前記半導体基板を前記単位立体の集合体として取り扱う基板モデルを生成し、この基板モデルを多端子F行列演算によりノード数の少ない第1基板モデルに等価変換し、当該集積回路を構成する回路素子をこの第1基板モデルとともに回路シミュレータで動作特性解析する半導体集積回路の基板ノイズ解析方法であって、前記集積回路が前記半導体基板上に容量素子を有するとき、前記容量素子の下側電極の電位を一つのノードで表現し、この下側電極と前記半導体基板との間の第1寄生容量を多端子F行列表現された回路網のノード間のキャパシタとして表現するステップと、基板全体を表す合成多端子F行列を[M-sN]なるペンシル行列の形で表現するステップと、前記第1寄生容量を含む基板モデルを多端子F行列演算によりノード数の少ない第2基板モデルに等価変換するステップと、を少なくとも含むことを特徴とする基板ノイズ解析方法。

IPC (5件)：

G06F 17/50 666 ,  G06F 17/50 662 ,  G01R 31/28 ,  H01L 21/82 ,  H01L 29/00

FI (6件)：

G06F 17/50 666 V ,  G06F 17/50 662 G ,  G06F 17/50 666 L ,  H01L 29/00 ,  H01L 21/82 T ,  G01R 31/28 F

Fターム (20件)：

2G132AA01 ,  2G132AA11 ,  2G132AB02 ,  2G132AC11 ,  2G132AE23 ,  5B046AA08 ,  5B046BA03 ,  5B046JA01 ,  5B046JA04 ,  5F064BB07 ,  5F064CC23 ,  5F064DD10 ,  5F064EE08 ,  5F064EE09 ,  5F064EE42 ,  5F064EE43 ,  5F064EE45 ,  5F064EE52 ,  5F064HH06 ,  5F064HH09