共有メモリマルチビデオチャネルディスプレイ装置および方法

発明者： , , , , , , , ,
出願人/特許権者： ,
代理人 (6件)：龍華明裕 , 飯山和俊 , 明石英也 , 東山忠義 , 林茂則 , 高田学
公報種別：公表公報
出願番号（国際出願番号）：特願2009-506584
公開番号（公開出願番号）：特表2009-534932
出願日： 2007年04月18日
公開日（公表日）： 2009年09月24日
要約：

スケーラ配置モジュールは、複数のビデオ信号から選択されたビデオ信号を受信してよい。スケーラ配置モジュールは、選択されたビデオ信号の信号経路を、スケーラ配置モジュールの少なくとも一つのスケーラを介してアレンジする目的のスケーラスロットを含みうる。スケーラスロットにより、スケーラ配置モジュールが三つのモードにおいて動作してよい。三つのモードにより、スケーラ配置モジュールは、メモリ動作なしに、スケーリングされたデータを出力してよく、メモリ書き込み前にスケーリングしてよく、およびメモリ読み出しの後にスケーリングしてよい。ブランクタイムオプティマイザ(BTO)は、第1のクロックレートでスケーラ配置モジュールからデータを受信してよく、必要帯域幅決定に基づいてメモリアクセスを配分してよい。BTOは第2のクロックレートでメモリアクセスしてよい。第2のクロックレートは、第1のクロックレートより遅くてよく、これによりメモリ帯域幅が減少して別のビデオ信号がメモリアクセスをより速く行いうる。【選択図】図16

請求項（抜粋）：

複数のビデオ信号を受信して、前記複数のビデオ信号のうち第1のビデオ信号を選択する、選択回路と、選択された前記第1のビデオ信号の信号経路中の少なくとも二つのスケーラスロットのうちの一つに第1のスケーラを配置する第1のスケーラ配置モジュールと、を備える、フレームレート変換回路。

IPC (7件)：

H04N 5/45 , G09G 5/00 , G09G 5/391 , G09G 5/36 , G09G 5/393 , G09G 5/14 , H04N 7/01

FI (9件)：

H04N5/45 , G09G5/00 510X , G09G5/00 520V , G09G5/36 520E , G09G5/00 550P , G09G5/36 530E , G09G5/14 E , G09G5/00 520W , H04N7/01 Z

Fターム (51件)：

5C025BA21 , 5C025BA27 , 5C025BA28 , 5C025CA03 , 5C025CA06 , 5C063BA20 , 5C063CA05 , 5C063CA40 , 5C082AA02 , 5C082AA39 , 5C082BA02 , 5C082BA20 , 5C082BA27 , 5C082BA35 , 5C082BA41 , 5C082BB02 , 5C082BB15 , 5C082BB22 , 5C082BB26 , 5C082BB29 , 5C082BC02 , 5C082BC03 , 5C082BC06 , 5C082BC07 , 5C082BC16 , 5C082BC19 , 5C082BD09 , 5C082CA12 , 5C082CA21 , 5C082CA34 , 5C082CA56 , 5C082CA63 , 5C082CA76 , 5C082CA81 , 5C082CA84 , 5C082CA85 , 5C082CB01 , 5C082CB03 , 5C082CB05 , 5C082DA54 , 5C082DA55 , 5C082DA59 , 5C082DA64 , 5C082DA65 , 5C082DA76 , 5C082DA87 , 5C082EA02 , 5C082EA18 , 5C082MM05 , 5C082MM09 , 5C082MM10

引用特許：

審査官引用 (3件)

デジタル受信端末
公報種別：公開公報出願番号：特願平10-256719 出願人：三菱電機株式会社
画像処理装置及び画像処理方法
公報種別：公開公報出願番号：特願2002-204649 出願人：ソニー株式会社
特許第6563506号

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